soc/add_cpu: use cpu.data_width as CSR alignment, fix regression on Rocket

integration/soc: fix refactoring issues

soc/integration/builder: update copyright, align arguments

Merge pull request #383 from Xiretza/builder-directories

Unify output directory handling in builder

Unify output directory handling in builder

Merge pull request #382 from enjoy-digital/new_soc

Add new SoC/LiteXSoC classes and use it for SoCCore/SoCSDRAM

soc_core/soc_sdram: add disclaimer

soc_core: provide full retro-compatibily when add_wb_slave is called before add_memory_region

soc: fix busword typo

targets/EthernetSoC: be sure memory region is added before adding Wishbone Slave (required by new SoC)

Merge branch 'master' into new_soc

soc/integration: move mem_decoder to soc_core

soc/integration/common: simplify get_version

soc/add_uart: fix bridge

soc_core/soc_sdram: remove disclaimer (we'll add it later when designs will be adapted)

soc: avoid double definition of main_ram

soc: improve log colors on error reporting

soc: add linker regions management

soc: improve log presentation/colors

soc: fix cpu_reset_address

tools/litex_sim_new: remove

soc: fix build_time format

cores/cpu: remove separators on io_regions (requires python 3.6)

Merge pull request #380 from Xiretza/cpunone-all-io

Allow all memory regions to be used as IO with CPUNone

soc/add_sdram: simplify L2 Cache, use FullMemoryWE on L2 Cache by default (seems better on all devices)

soc_core/common: move old mem_decoder to soc_core, simplify get_version

Allow all memory regions to be used as IO with CPUNone

integration/common: fix mem_decoder (shadow base has been deprecated)

tools/litex_sim_new: switch to dynamically allocated ethmac origin

soc/SoCRegion/Decoder: pass bus to decoder and remove mask on origin

soc/add_sdram: avoid L2 cache when l2_cache_size == 0.

soc: remove unneeded \n

tools/litex_sim_new: use new bus/csr/irq methods

soc: use io_regions for alloc_region

tools: add litex_sim_new based on SoCCore and using add_sdram method

soc_core: use add_rom

soc/add_cpu: simplify CPUNone integration

soc/SoCBusHandler: add add_adapter method and use it to convert Master/Slave before connecting to the Bus

soc/add_sdram: add sdram csr

soc/add_sdram: fix rocket, shorten comments

soc/add_sdram: improve API

soc: add LiteXSoC class and mode add_identifier/uart/sdram to it

soc_core/sdram: cleanup, add disclaimer

soc: add add_sdram

soc: add csr_regions, update copyright

soc: add cpu rom/sram check

soc: add SOCIORegion and manage it

soc: reorder main components/peripherals

soc: add add_cpu method

.gitmodules/black-parrot: switch to https://github.com/enjoy-digital/black-parrot (without the submodules)

soc: fix unit-tests

soc: integrate constants/build

soc: show sorted regions (by origin) / locs

soc: simplify color theme

Merge pull request #278 from scanakci/blackparrot_litex

Blackparrot litex

soc: add add_uart method

soc_core: cleanup imports

soc_core: get_csr_address no longer used

soc: integrate CSR master/interconnect/collection and IRQ collection

soc: add add_constant/add_config methods

soc: add add_csr_bridge method

soc: add add_controller/add_identifier/add_timer methods

soc: add add_ram/add_rom methods

soc: add automatic bus data width convertion to add_master/add_slave

soc/soc_core: cleanup, remove some unused attributes

soc: move SoCController from soc_core to soc

soc: create SoCLocHandler and use it to simplify SoCCSRHandler and SoCIRQHandler

soc: add use_loc_if_exists on SoCIRQ.add to use current location is already defined

soc: add use_loc_if_exists on SoCCSR.add to use current location is already defined

soc/integration: initial adaptation to new SoC class

soc/cores/spi_opi: cleanup, rename to S7SPIOPI (since 7-Series specific for now)

soc/cores: rename spiopi to spi_opi

soc/cores/i2s: cleanup pass, rename to S7I2SSlave (since 7-Series specific for now), rename fifodepth to fifo_depth for consistency with others cores.

Merge pull request #378 from betrusted-io/merge_ip

Request to merge I2S and SPIOPI cores

reduce indents

soc/integration: add new soc class prorotype with SoCRegion/SoCBus/SoCCSR/SoCIRQ/SoC

update doc comments on events for i2s

add doc comment for event

fix formatting on spiopi

Pycharm really butchered the code when I did a copy-and-paste...
it has questionable default formatting preferences.

cpu/vexriscv: update submodule

Request to merge I2S and SPIOPI cores

doc: add lxsocdoc.md (README from lxsocdoc repository)

Merge pull request #375 from xobs/add-lxsocdoc

Add lxsocdoc

bios/main: add LiteX tagline

Merge pull request #376 from antmicro/build-sim-do-not-override-C-LD-FLAGS

build/sim: allow to use environment's {C,LD}FLAGS

build/sim: allow to use environment's {C,LD}FLAGS

There are use cases where additional flags should be added to CFLAGS or
LDFLAGS, e.g. when using Conda environment.

integration: svd: move svd generation to `export`

It was suggested that we should move svd generation into `export`,
alongside the rest of the generators such as csv, json, and h.  This
performs this move, while keeping a compatible `generate_svd()` function
inside `soc/doc/`.

Signed-off-by: Sean Cross <sean@xobs.io>

soc: doc: use sphinx toctree as it was intended

The sphinx toctree was behaving oddly, and so previously we were
ignoring it completely.  This patch causes it to be used correctly,
which removes the need for double-including various sections.

Signed-off-by: Sean Cross <sean@xobs.io>

litex-doc: initial merge of lxsocdoc

lxsocdoc enables automatic documentation of litex projects, including
automatic generation of SVD files.

This merges the existing lxsocdoc distribution into the `soc/doc` directory.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #373 from antmicro/l2-reverse

tools/litex_sim: use l2_reverse flag

tools/litex_sim: use l2_reverse flag

wishbone/Cache: add reverse parameter

soc_sdram: add l2_reverse parameter

Merge pull request #370 from Disasm/fixes

Small fixes

Fix argument descriptions

Pass --csr-json to the Builder

soc_core: add UART bridge support (simplify having to do it externally)

build/altera/quartus: fix fmt_r typo

cpu/minerva: update (use new nMigen API)

inteconnect/stream: use PipeValid implementation for Buffer