move two big step/loop functions into separate class out of ISACaller

power_insn: perform cleanup; turn comments into docstrings

code-comments identifying tables

simplify predicate mask reporting. assign dw=sw=mask then test 2P
and assign sw new value

use widths.get(dw/sw) and test empty/non-empty after.

fix predicate mask case when smask was zero but mmode was not
quick/easy way: use predicates.get((mmode,smask)) and if empty skip
added stack of tests, 1P and 2P, to test_pysvp64dis.py

no, better than hack-job, stop CROpSimpleRM deriving from MRBaseRM
that way it can handle "/rg" on its own

bit of a hack-job, a base class MRBaseRM - MapReduce RM - was confused
there is no need to report "/mr" on a "Simple" mode, which was deriving
from MRBaseRM

correct COopFF3RM and CRopSimpleRM: extra sz field and sz/dz/zz bit 6

power_insn: introduce common mr/mrr RM class

power_insn: support ff/pr predicates

pysvp64asm: restore original BO

power_insn: fix CR ops classes naming

power_insn: fix coding style

power_insn: introduce common dz/sz RM classes

power_insn: introduce common zz RM class

power_insn: introduce common Sat RM class

power_insn: introduce common FFPRRc0 RM class

power_insn: simplify RM classes naming

add first attempt at swapping inner/outer vl/subvl loops pack/unpack
no swap still fine, swap is borked

add new svstep mode setting up pack/unpack
in simplev.mdwn pseudocode

sigh, check length of string returned, if non-zero add space

sort out CR RM Mode (sz/dz bits moved, consistent)

add comments (links to URLs) into power_insns.py for RM modes

remove f"" use simpler code, easier to read

reverse decode_bo inv/eq/lt/le/etc. thing
rather than piss about modifying the table itself, do an MSB0-LSB0 swap

dumb. accidentally removed test-call

add unit tests for Rc=1 ffirst/predicate-result
to test_pysvp64dis.py

test_pysvp64dis: test RC1/~RC1 in ff/pr

power_insn: fix Rc operand accessor

power_insn: support RC1/~RC1 in ff/pr

comment principle behind new tables in power_insn.py
https://libre-soc.org/irclog/%23libre-soc.2022-09-18.log.html#t2022-09-18T16:22:37

redo branch mode as a table, in power_insn.py

power_insn: adjust table comments

power_insn: another minor ld/st imm table cleanup

pysvp64asm: make zz also set src_zero

power_insn: minor CR cleanup

power_insn: minor cleanup

code-morph CR ops to table in power_insn.py
put 3/5-bit detection into one of the options to search in mask/val form

code-morph in power_insn.py - move table-search to separate area

LDST_IDX Mode converted to table
(and fixed bug double-LDST_IMM test) in power_insn.py

power_insn: support m/sm/dm specifiers

power_insn: pass record to specifiers

replace LDST_IMM mode with mask/value match table in power_insn.py

remove (invalid) NormalSaturationExtRM mode from power_insn.py
(was in SUBVL>1 which is now gone)

reduce NORMAL svp64 mode down to a mask-value search

remove subvector mode from power_insn.py

adapt test_12_mr to /mrr and /mr modes, svm is gone, /mr is missing

test_pysvp64dis: test mrr/svm specifiers

power_fields: fix __lt__ operator

power_insn: support mrr specifier

power_insn: support svm specifier

power_insn: sync RM modes

remove subvector mode from sv/trans/svp64.py

power_insn: support w/dw/sw specifiers

power_insn: decouple branch modes

power_insn: decouple cr_op modes

change sv/trans/svp64.py source/dest elwidth assembler naming
https://libre-soc.org/irclog/%23libre-soc.2022-09-18.log.html#t2022-09-18T09:40:40

test_pysvp64dis: test sw specifier

power_insn: support sw specifier

power_insn: decouple common normal and ld/st RM

power_insn: support ew specifier

power_insn: simplify subvl disassembly

add sat/satu test_12_sat to test_pysvp64dis.py

power_insn: fix sat checks

pysvp64asm: SVP64 instruction debug logs

whoops. mode-bits need to be put in MSB0 order. sigh

power_fields: fix mapping class accessor

power_fields: support boolean checks

power_insn: fix zz specifiers

power_insn: drop field length method again

power_insn: decouple base ld/st idx RM

power_insn: decouple base ld/st imm RM

power_insn: decouple base normal RM

power_insn: support saturation mode

power_insn: support dz/sz specifiers

add zz mode to sv/trans/svp64.py as a hack

remove sv.setvl/pk/up/pu - these are all gone in favour of using
a hack-job on svstep 0b11nn

add MASK_SRC to power_insn.py (SVmask_src from enums)

add SVmask_src enum, rename fields to EN and NO to make it easier
to detect/read

as a double-check sv_analysis new CSV column "SM" was all set to zero
by now changing it to 1, this diff/commit shows exactly which
files are now classified as MASK_SRC=enabled

add a "SM" column into RM*.csv (and LDSTRM*.csv) identifying if MASK_SRC
is active.  this makes disassembly much easier, no need to check RM type
or count the number of registers

add sv.add/ew=XX test to test_pysvp64dis.py

remove pack/unpack modes from power_insn.py, they no longer exist

selectable_int: drop redundant operators

power_insn: support vec2/vec3/vec4

power_insn: support specifiers

power_fields: fix comparison operators

power_insn: refactor and fix RM mappings

power_fields: fix field slicing

power_insn: fix mapping bits accessors

power_fields: support traversing over instances

power_insn: drop redundant table

power_fields: inherit docstrings upon remap

add vec2/3/4 test_pysvp64dis test

comments on test_9_fptrans

test_power_decoder: mark minor_19.csv as opint

test_pysvp64dis: test fptrans

selectable_int: replace bit_count with bit_length

sv_binutils_fptrans: adopt script for reuse