ARM: Get rid of unnecessary fp_enable_checks.

ARM: Adjust simplify rotate_imm slightly.

ARM: Make the isa parser aware that CPSR is being used.

ARM: Pull some static code out of the isa desc and create miscregs.hh.

ARM: Get rid of unused postacc_code.

scons: Make shared library builds work again
Compile gzstream as position independent code
use the PIC version of date for shared libs...oops

copyright: I missed some copyrights during ruby integration

ARM: Add a hello world regression.

ARM: Add a hello world binary.

ARM: Hook in the mmap2 system call. Make ArmLinuxProcess handle 5,6 syscall params.

ARM: Add a memory_barrier function to the "comm page".
This function doesn't actually provide a memory barrier (I don't think they're
implemented) and instead just returns.

ARM: Add a cmpxchg implementation to the "comm page".
This implementation does what it's supposed to (I think), but it's not atomic
and doesn't have memory barriers like the kernel's version.

ARM: Implement TLS. This is not tested.

ARM: Make ArmLinuxProcess understand "ARM private" system calls.

ARM: Update the kernel version M5 reports to 2.6.16.19

cleanup: Make use of types properly and make the loop a little more clear.

scons: Make it so that the processing of trace flags does not depend on order

types: need typename keyword to get the type.

types: clean up types, especially signed vs unsigned

move: put predictor includes and cc files into the same place

--HG--
rename : src/cpu/2bit_local_pred.cc => src/cpu/pred/2bit_local.cc
rename : src/cpu/o3/2bit_local_pred.hh => src/cpu/pred/2bit_local.hh
rename : src/cpu/btb.cc => src/cpu/pred/btb.cc
rename : src/cpu/o3/btb.hh => src/cpu/pred/btb.hh
rename : src/cpu/ras.cc => src/cpu/pred/ras.cc
rename : src/cpu/o3/ras.hh => src/cpu/pred/ras.hh
rename : src/cpu/tournament_pred.cc => src/cpu/pred/tournament.cc
rename : src/cpu/o3/tournament_pred.hh => src/cpu/pred/tournament.hh

style: cleanup style

swig: %include Event before PythonEvent so python gets the subclass correct.
Before this change, some versions of swig would cause PythonEvent to be
derived from object instead of Event

request: add accessor and constructor for setting time other than curTick

X86: Keep track of more descriptor state to accomodate KVM.

types: add a type for thread IDs and try to use it everywhere

X86: Really set up the GDT and various hidden/visible segment registers.

util: mkblankimage.sh should be executable

build_opts: update ALPHA_FS cpu models

igbe: Fix descriptor cache bug.

includes: sort includes again

includes: use base/types.hh not inttypes.h or stdint.h

types: Move stuff for global types into src/base/types.hh

--HG--
rename : src/sim/host.hh => src/base/types.hh

stats: tidy up the Distribution type a little bit

stats: fancy is a bad name

stats: clean up the code for printing stats

mips-merge: merge hello world regress for inorder cpu
w/latest changes

inorder-regress: add hello MIPS_SE

ruby: deal with printf warnings and convert some to cprintf

ruby: remove random uint typedef and use unsigned

ruby: Make ruby's Map use hashmap.hh to simplify things.

gcc: work around a bogus gcc error

slicc: work around improper initialization of a global in slicc.

slicc: clean up the slicc environment so things build properly on mac.

mips_se: add cpu_models to build options

inorder-mips: Remove eaComp & memAcc; use 'visible' eaComp
Inorder expects eaComp to be visible through StaticInst object. This mirrors a similar change
to ALPHA... Needs to be done for SPARC and whatever other ISAs want to use InOrderCPU

arch-mips: add regWidth constant to float regfile

cpus: add InOrderCPU to default build
regressions need this so they build the model

inorder-regress: missing regress config file
regressions need to access this file to setup the InOrderCPU object

alpha-isa: add mt.hh so it can compile with inorder

inorder-regress: add vortex ALPHA_SE

inorder-regress: add twolf ALPHA-SE

inorder-regress: add hello world

inorder-resources: delete events
make sure unrecognized events in the resource pool are deleted and also delete resource events in destructor

inorder-tlb-cunit: merge the TLB as implicit to any memory access
TLBUnit no longer used and we also get rid of memAccSize and memAccFlags functions added to ISA and StaticInst
since TLB is not a separate resource to acquire. Instead, TLB access is done before any read/write to memory
and the result is checked before it's sent out to memory.
* * *

inorder-tlb: squash insts in TLB correctly
TLB had a bug where if it was stalled and waiting , it would not squash all instructions older than squashed instruction correctly
* * *

inorder-faults: ignore unalign translation faults for prefetches

inorder-stc: update interface to handle store conditionals

inorder-float: Fix storage of FP results
inorder was incorrectly storing FP values and confusing the integer/fp storage view of floating point operations. A big issue was knowing trying to infer when were doing single or double precision access
because this lets you know the size of value to store (32-64 bits). This isnt exactly straightforward since alpha uses all 64-bit regs while mips/sparc uses a dual-reg view. by getting this value from
the actual floating point register file, the model can figure out what it needs to store

inorder-fetch: update model to use predecoder

inorder-mem: clean up allocation/deletion of requests/packets
* * *

inorder-mem: skeleton support for prefetch/writehints

inorder-o3: allow both to compile together
allow InOrder and O3CPU to be compiled at the same time: need to make branch prediction filed shared by both models

inorder-unified-tlb: use unified TLB instead of old TLB model

inorder-miscregs: Fix indexing for misc. reg operands and update result-types for better tracing of these types of values

inorder/alpha-isa: create eaComp object visible to StaticInst through ISA
Remove subinstructions eaComp/memAcc since unused in CPU Models. Instead, create eaComp that is visible from StaticInst object. Gives InOrder model capability of generating address without actually initiating access
* * *

inorder-bpred: edits to handle non-delay-slot ISAs
Changes so that InOrder can work for a non-delay-slot ISA like Alpha. Typically, changes have to do with handling misspeculated branches at different points in pipeline

inorder-alpha-port: initial inorder support of ALPHA
Edit AlphaISA to support the inorder model. Mostly alternate constructor functions and also a few skeleton multithreaded support functions
* * *
Remove namespace from header file. Causes compiler issues that are hard to find
* * *
Separate the TLB from the CPU and allow it to live in the TLBUnit resource. Give CPU accessor functions for access and also bind at construction time
* * *
Expose memory access size and flags through instruction object
(temporarily memAccSize and memFlags to get TLB stuff working.)

isa-parser: made a few changes, but not author-worthy

Merge Ruby Stuff

ruby: assert(false) should be panic.
This also fixes some compiler warnings

stats: remove a few compat leftovers

python: pull out common code from main that processes arguments

stats: forgot an include for the mysql stuff

scons: add include guards to info.hh

ruby: add RUBY sticky option that must be set to add ruby to the build
Default is false

ruby: Initial references for ruby regressions

ruby: Set up Ruby regression tests.

ruby: Working M5 interface and updated Ruby interface.
This changeset also includes a lot of work from Derek Hower <drh5@cs.wisc.edu>

RubyMemory is now both a driver for Ruby and a port for M5.  Changed
makeRequest/hitCallback interface. Brought packets (superficially)
into the sequencer. Modified tester infrastructure to be packet based.
and Ruby can be used together through the example ruby_se.py
script. SPARC parallel applications work, and the timing *seems* right
from combined M5/Ruby debug traces. To run,
% build/ALPHA_SE/m5.debug configs/example/ruby_se.py -c
  tests/test-progs/hello/bin/alpha/linux/hello -n 4 -t

ruby: Check stderr and not stdin before hanging on an assert.

ruby: decommission code

1. Set.* and BigSet.* are replaced with OptBigSet.* which was renamed Set.*
2. Decomissioned all bloom filters
3. Decomissioned ruby/simics directory

ruby: removed dead functions from the sequencer

ruby: Removed g_SIMULATING flag
1. removed checks from tester files
2. removed else clause in Sequencer and DirectoryMemory else clause is
needed by the tester, it is up to Derek to revive it elsewhere when he
gets to it

Also:
1. Changed m_entries in DirectoryMemory to a map
2. And replaced SIMICS_read_physical_memory with a call to now-dummy
Derek's-to-be readPhysMem function

ruby: Remove transactional access types (e.g. LD_XACT) from CacheRequestType

1. Modified enumeration
2. Also modified profiler
3. Remove transactions from Tester
4. Edited XACT_MEM out of Synthetic Driver

ruby: reordered Debug and RubyConfig::init to fix segfault
due to uninitialized output file pointer.

ruby: Disabled RubyEventQueue's deletion of its home-grown priority heap.
Temporarily to fix unusual memory problem.

ruby: Migrate all of ruby and slicc to SCons.
Add the PROTOCOL sticky option sets the coherence protocol that slicc
will parse and therefore ruby will use.  This whole process was made
difficult by the fact that the set of files that are output by slicc
are not easily known ahead of time.  The easiest thing wound up being
to write a parser for slicc that would tell me.  Incidentally this
means we now have a slicc grammar written in python.

ruby: clean up a few warnings

ruby: Fixed some unresolved references.

ruby: Make ruby #includes use full paths to the files they're including.
This basically means changing all #include statements and changing
autogenerated code so that it generates the correct paths.  Because
slicc generates #includes, I had to hard code the include paths to
mem/protocol.

ruby: remove unnecessary code.

1) Removing files from the ruby build left some unresovled
symbols. Those have been fixed.

2) Most of the dependencies on Simics data types and the simics
interface files have been removed.

3) Almost all mention of opal is gone.

4) Huge chunks of LogTM are now gone.

5) Handling 1-4 left ~hundreds of unresolved references, which were
fixed, yielding a snowball effect (and the massive size of this
delta).

ruby: Cleaned up sequencer. Removed LogTM specific code.

ruby: added Packet interface to makeRequest and isReady.
Also pushed Packet usage into the Sequencer

ruby: fold the debugging options into Debug.cc

ruby: Renamed Ruby's EventQueue to RubyEventQueue

--HG--
rename : src/mem/ruby/eventqueue/EventQueue.cc => src/mem/ruby/eventqueue/RubyEventQueue.cc
rename : src/mem/ruby/eventqueue/EventQueue.hh => src/mem/ruby/eventqueue/RubyEventQueue.hh
rename : src/mem/ruby/eventqueue/EventQueueNode.cc => src/mem/ruby/eventqueue/RubyEventQueueNode.cc
rename : src/mem/ruby/eventqueue/EventQueueNode.hh => src/mem/ruby/eventqueue/RubyEventQueueNode.hh

ruby: Removed System name clash by renaming ruby's System to RubySystem

ruby: rename config.include to config.hh and clean up the macro stuff.
I did the macro cleanup because I was worried that the SCons scanner
would get confused.  This code will hopefully go away soon anyway.

--HG--
rename : src/mem/ruby/config/config.include => src/mem/ruby/config/config.hh

ruby: strip out some unused defines

ruby: Import ruby and slicc from GEMS

We eventually plan to replace the m5 cache hierarchy with the GEMS
hierarchy, but for now we will make both live alongside eachother.

branch merge

cpus: fix cpu progress event
this was double scheduling itself (once in constructor and once in cpu code). also add support for stopping / starting
progress events through repeatEvent flag and also changing the interval of the progress event as well