corrections to dd-ffirst tests when VLi=0, the write to regfile
is *not* carried out on the failed test. but Rc=1 does (TODO)

SelectableMSB0Fraction is now basically complete and correct afaict

add very very very basic write-out of instruction log

Merge branch 'support-fields'

https://bugs.libre-soc.org/show_bug.cgi?id=1072#c17

add ld/st data-dependent fail-first /vli (inclusive)

fix data-dependent fail-first on load

power_insn: remove redundant logs

cyclemodel/inorder: hide set inheritance

cyclemodel/inorder: fix coding style

extend previous hard-coded magic constant (256) used to indicate
"effectively unlimited" (see check_extsign) out to 1024. it would be
better to set this at the bare-minimum limit (257, 258) as it requests
that python runtime create massive-large ints

add WIP fp_working_format.py

change FPSCR to a required parameter of ISACallerHelper

Revert "remove now-unnecessary SO global, since XER[SO] syntax now translates to XER.SO"

luke wants the SO global to stay even though it's unnecessary

This reverts commit a50eb1eb70ee305ba3091455cf1473abd4a74fb2.

switch to using self.FPSCR

switch to using FPSCRState for double2single.mdwn

add self.FPSCR

remove now-unnecessary SO global, since XER[SO] syntax now translates to XER.SO

support FPSCR[RN] syntax that translates to FPSCR.RN

add support for accessing XER using XER.SO syntax -- intended for new pseudocode

separate ISAPages out from inherited ISA Class

SetFX is not a normal function -- it can assign to its input

switch fpcvt over to using FPSCR attributes

add parser support for attributes like FPSCR.RN

move apply_trailer into parser class

bypass ply's eating SyntaxErrors

FPSCR.FPRF can be assigned strings

add XERState since XER has fields too

fix some broken FieldSelectableInt handling

comment TODO on Load-Fault in strncpy example

add stub reset_xflags function

minor_19.csv: convert RA to RA0 for minmax

add FPSCR to Test API (ExpectedState, SimState). untested

add FPSCR to ISACaller

notes: make FPSCR definition more like MSR (see openpower/consts.py)

drastically simplify fpscr.py. extreme overcomplexity introducing
an entirely new paradigm - without discussion - creates a maintenance
headache we cannot afford

add comment about why the new check has been added

get table down to under 80 chars per line

fix fpscr table parser error reporting

add FPSCRState and FPSCRRecord and a FPSCR smoke-test

add initial fmv/fcvt tests, though they're broken due to FPSCR being unimplemented

add check that generated .py files are in .gitignore

verify fields.txt forms' field separators ('|') line up with headers'

merge maddrs/msubrs, unit tests changed accordingly

Add 2 more instructions to help with 2-coeff butterfly
fdct_round_shift(a*c1 +/- b*c2)
They are to be used complementary to maddsubrs, so one can now
do this calculation in 3 instructions.
Added some unit tests to demonstrate the operation.

use a simpler way to do the same thing

Handle large 64-bit values, but only the low 64-bit half of the multiplication, add more tests

do proper rounding, no rounding for SH=0 (for now), add tests

Result needs rounding so add +1 to prod*

handle negatives correctly by adding sign bit to final result

almost there, positive values work, negative values differ by 1

use proper register sizes

MULS instead of MUL, RA instead of RT in in1

Turns out DCTI-Form is another variant of A-Form

minor fixes in pseudocode, CONST_UI->CONST_SH in minor_22.csv

WIP: maddsubrs initial approach

maddsubrs no longer has CR0

fix forgotten stuff from last commit

add fcvt/fmv -- no tests yet

support calling functions with no args in pseudocode

show actual mdwn source location in backtrace when parser raises SyntaxError

move Assign to parser class in prep for improving syntax error reporting

add all fmv*/fcvt* fields

split XO-Form's RA field in prep for adding fcvttg[o][s]

also reformat cuz we can

remove testing with INSNDB=true since that now does nothing different

comment fmin*/fmax* since they're being replaced with fminmax and to make space for fmv/fcvt

fix non-zero assembly operands being zero

update SV csvs

add links between decode and issue

reserve writes in Issue Phase, add comment

add Issue phase and writes/reads possible in CPU

add Decode and CPU classes

add quick preamble header

update comments and correct retiring, remove registers that have been written

start on cycle-accurate model of inorder core

ffnmadds converted to 3-operand

converted ffnmadds to 3-operand

ffmsubs number of operands reduced to match ffmadds

power_insn: forbid zero for non-zero operands

power_insn: drop registers remapping hack

power_insn: support int and index opcode methods

reduce number of operands to ffmadds as well

prefix-sum remap works!

change order to tuple in remap preduce tests/demos to match rest of simulator

fix <u and >u with int arguments

reduce fdmadds down to only 3 operands, RT-overwrite, to save on operand
space.  it is still 3-in 2-out but FRC is now FRA

add SVSHAPE setup for parallel/prefix but it refuses to work
correctly right now because SVyd is utterly borked. needs investigating

add implicit rs detection for maddsubrs

link in new parallel-prefix REMAP schedule

add scan/prefix-sum support to copy of parallel-reduce remap iterator

format remap_preduce_yield.py

power_insn: deprecate ff/pr common code

power_insn: deprecate PR specifier

power_insn: deprecate normal PR mode

pysvp64dis: deprecate pr tests

pysvp64asm: deprecate pr tests

power_enums: sync forms

add CW and CW2 Form
needed for both #1035 and #1067

check RC1, add data-dependent fail-first LD/ST test

replace min/max[su][.] with minmax[.]

add unofficial and comment2 columns to minor_19.csv