bios: we can now use -Ot with_rom True on targets to force bios implementation in integrated rom (can speed up debug we don't want to reflash SPI or NOR flash)

targets: fix MiniSoC

sdram: import dfi, lasmibus, wishbone2lasmi from Migen in sdram/bus dir
We will maybe move things, but at least it's in MiSoC now

gensoc: make it more generic (a SoC does not necessarily have a CPU)

reserve csr_map 0-->16 for gensoc internal csrs

use cachesize reported in wishbone2lasmi

create cpu dir and move lm32/mor1kx in it

move memtest to sdram

replace self._r_register by self._register in all CSR declaration

make.py: avoid some actions in make all (do not flash if load-bitstream is specified or if bios is in blockram)

gensoc: add check_cpu_memory_region and check_csr_region to detect csr and mem regions conflicts

liteeth: move doc

add pipistrello target

gensoc: missing self.

Merge branch 'master' of https://github.com/m-labs/misoc

target/kc705: allow access to pll_sys signal before BUFG

gensoc: cpus now directly add their verilog sources

gensoc: add mem_map and mem_decoder to avoid duplications

gensoc: get platform_id from platform

targets/simple: make it generic (no default_platform, use platform's default_clk_name/default_clk_period)

liteeth: fix example_designs generation

liteeth: fix import (from liteeth --> from misoclib.liteeth)

move files to liteeeth and create example_designs directory

remove litex submodule

merge liteeth

move files for misoc integration

phy/sim: generate sop/eop

add sim phy

test: add make.py to replace static config.py file

tty working

mac: add padding

doc: remove IP

add tty over udp (will need mac to insert padding)

remove MiSoC dependency

update LiteX

targets/kc705: fix csr address conflict on eth

add LiteX external core and remove ethmac

remove verilog and move mxcrg.v to misoclib/mxcrg

move lm32/mor1kx submodules to extcores

gensoc: call do_exit after SoC is built

update LiteScope

readme/make.py: add powered by Migen

logo : add powered by Migen

create BaseSoC as a basic example design and build UDPSoC/EtherboneSoC on top of it

test: we can now test regs with Etherbone

etherbone: fix addressing

mac: fix missing core csr generation

gensoc: add csr_data_width and csr_address_width as parameters In some case we want to have mode than 32 CSR or and csr_data_width != 8

add setup.py

update download instructions

simplify litescope export with do_exit call

etherbone: reads OK on hardware

etherbone: writes OK on hardware

etherbone: add more debug signals

etherbone: probing OK on hardware

etherbone: simplify model usage

etherbone: create example design target

cosmetic: define params before payload

etherbone_tb: add autocheck

code cleanup

move generic modules to generic/__init__.py

etherbone: cleanup

etherbone_tb OK (will need cleanup)

etherbone: wishbone reads seems OK in simulation

etherbone: wishbone writes seems OK in simulation

etherbone: code wishbone master

etherbone: record wip

etherbone: add record depacketizer/packetizer (wip)

etherbone: add etherbone_tb, able to probe etherbone endpoint

models: use .format everywhere

etherbone: cleanup model

etherbone: clean up ohwr dissector, Python model checked against it

etherbone: add model skeleton

etherbone: add dissector from ohwr.org

etherbone: wip

test_udp: test loopback on port 6000 (dw=8) and port 8000 (dw=32) OK on board!

targets/udp: create udp loopback on port 8000 with dw=32 (to test data_width converters)

phy: add hw_init_reset (useful when used without CPU)

create Port class and remove connect method of mac/ip/udp Ports

move more things to common files

generic: add crossbar and use it in mac/ip/udp

README: use migen fork for now

udp/crossbar: add possibility to get port with dw != 8 (16, 32, 64, ...)

use new Migen feature: payload_layout/param_layout

make packetizer/depacketizer more generic (remove width limitation)

doc: init

etherbone: add skeleton

README: update

icmp: replace fifo with packet buffer and reduce buffering

use PacketBuffer for udp loopback

mac: fix gap inserter/checker

ip: pipeline checksum to improve timings

improve RX timings (make valid synchronous)

add test_la.py

mac: add interpacket gap inserter/checker

test_udp: clean up

udp: add crossbar

code clean up

improve test_udp (add random data and check)

test udp with simple loopback, works fine...