opt and wreduce necessary for -dsp

Pack adders not just accumulators

Use minimum sized width wires

Restore old ffY behaviour

Cleanup

Indirection via $__soft_mul

Do not do sign extension in techmap; let packer do it

Merge remote-tracking branch 'origin/eddie/wreduce_add' into ice40dsp

Add another test

Do not access beyond bounds

Add an SigSpec::at(offset, defval) convenience method

Wrap A and B in sigmap

Remove "top" from message

Merge remote-tracking branch 'origin/eddie/wreduce_add' into ice40dsp

Also optimise MSB of $sub

Add one more test with trimming Y_WIDTH of $sub

Be more explicit

wreduce for $sub

Add tests for sub too

Add test

SigSpec::extract to take negative lengths

Do not $mul -> $__mul if A and B are less than maxwidth

Add DSP_MINWIDTH=11 for ice40 since ice40_dsp uses this threshold

Add a DSP_MINWIDTH macro, and soft-logic for {A_WIDTH,B_WIDTH} <= 1 too

Fine tune ice40_dsp.pmg, add support for packing subsets of registers

Add support for ice40 signed multipliers

Merge branch 'xc7dsp' into ice40dsp

Fix typo in B

Merge remote-tracking branch 'origin/eddie/signed_ice40_dsp' into ice40dsp

ice40: Fix test_dsp_model.sh

Signed-off-by: David Shah <dave@ds0.me>

ice40/cells_sim.v: Fix sign of J and K partial products

Signed-off-by: David Shah <dave@ds0.me>

Use sign_headroom instead

ice40/cells_sim.v: LSB of A/B only signed in 8x8 mode

Signed-off-by: David Shah <dave@ds0.me>

Add tests for all combinations of A and B signedness for comb mul

Don't copy ref if exists already

Fix SB_MAC sim model -- do not sign extend internal products?

Add params

Merge remote-tracking branch 'origin/master' into ice40dsp

Merge remote-tracking branch 'origin/master' into xc7dsp

Do not define `DSP_SIGNEDONLY macro if no exists

Merge remote-tracking branch 'origin/master' into ice40dsp

ice40_dsp to accept $__MUL16X16 too

synth_ice40 to decompose into 16x16

mul2dsp to create cells that can be interchanged with $mul

Check if RHS is empty first

Make consistent

Do not autoremove ffP aor muxP

Improve pattern matcher to match subsets of $dffe? cells

Improve A/B reg packing

Do not autoremove A/B registers since they might have other consumers

Fix xilinx_dsp index cast

Fix signed multiplier decomposition

Use single DSP_SIGNEDONLY macro

Merge pull request #1208 from ZirconiumX/intel_cleanups

Assorted synth_intel cleanups from @bwidawsk

synth_intel: Use stringf

Working for unsigned

Merge pull request #1207 from ZirconiumX/intel_new_pass_names

synth_intel: rename for consistency with #1184

synth_intel: s/not family/no family/

Cleanup

synth_intel: revert change to run_max10

intel_synth: Fix help message

cyclonev has been a "supported" family since the initial commit. The old
commit message suggested to use a10gx which is incorrect.

Aside from the obvious lack of functional change due to this just being
a help message, users who were previously using "a10gx" for "cyclonev" will
also have no functional change by using "cyclonev" instead.

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

intel_synth: Small code cleanup to remove if ladder

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

intel_synth: Make family explicit and match

The help and code default to MAX10 for the family, however the couple of
if ladders defaulted to cycloneive. Fix this inconsistency and the next
patch will clean it up.

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

intel_synth: Minor code cleanups

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

synth_intel: rename for consistency with #1184

Also fix a typo in the help message.

Wrong wildcard symbol

Merge branch 'xc7dsp' of github.com:YosysHQ/yosys into xc7dsp

Merge pull request #1184 from whitequark/synth-better-labels

synth_{ice40,ecp5}: more sensible pass label naming

Merge pull request #1203 from whitequark/write_verilog-zero-width-values

write_verilog: dump zero width constants correctly

mul2dsp: Lower partial products always have unsigned inputs

Signed-off-by: David Shah <dave@ds0.me>

Make all operands signed

Update comment

Pattern matcher to check pool of bits, not exactly

Fix mul2dsp signedness

A_SIGNED == B_SIGNED so flip both

SigSpec::remove_const() to return SigSpec&

Remove old $pmux_safe code from write_verilog

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1204 from smunaut/fix_1187

ice40: Adapt the relut process passes to the new $lut/SB_LUT4 port map

Add DSP_{A,B}_SIGNEDONLY macro

Signedness

Signed extension

ice40: Adapt the relut process passes to the new $lut <=> SB_LUT4 port map

The new mapping introduced in 437fec0d88b4a2ad172edf0d1a861a38845f3b1d
needed matching adaptation when converting and optimizing LUTs during
the relut process

Fixes #1187

(Diagnosis of the issue by @daveshah1 on IRC)

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Revert drop down to 24x16 multipliers for all

Merge branch 'xc7dsp' of github.com:YosysHQ/yosys into xc7dsp

Add support {A,B,P}REG packing

SigSpec::extract to allow negative length

Add support for {A,B,P}REG in DSP48E1

write_verilog: dump zero width constants correctly.

Before this commit, zero width constants were dumped as "" (empty
string). Unfortunately, 1364-2005 5.2.3.3 indicates that an empty
string is equivalent to "\0", and is 8 bits wide, so that's wrong.

After this commit, a replication operation with a count of zero is
used instead, which is explicitly permitted per 1364-2005 5.1.14,
and is defined to have size zero. (Its operand has to have a non-zero
size for it to be legal, though.)

Fixes #948 (again).

Merge pull request #1202 from YosysHQ/cmp2lut_lut6

cmp2lut transformation to support >32 bit LUT masks

synth_ecp5: rename dram to lutram everywhere.

synth_{ice40,ecp5}: more sensible pass label naming.

gen_lut to return correctly sized LUT mask

Forgot to commit

Add tests for cmp2lut on LUT6

xilinx: Add correct signed behaviour to DSP48E1 model

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1188 from YosysHQ/eddie/abc9_push_inverters

abc9: push inverters driving box inputs (comb outputs) through $lut soft logic

Merge pull request #1186 from YosysHQ/eddie/abc9_ice40_fix

abc9/ice40: encapsulate SB_CARRY+SB_LUT4 into one box

xilinx: Treat DSP48E1 as 24x17 unsigned for now (actual behaviour is 25x18 signed)

Signed-off-by: David Shah <dave@ds0.me>

mul2dsp: Fix edge case where Y_WIDTH is less than B_WIDTH+`DSP_A_MAXWIDTH

Signed-off-by: David Shah <dave@ds0.me>

mul2dsp: Fix indentation

Signed-off-by: David Shah <dave@ds0.me>