Add explanation to abc_map.v

Cleanup

Add comment

Use a cell_cache to instantiate once rather than opt_merge call

scc call on active module module only, plus cleanup

Use derived module

Merge remote-tracking branch 'origin/master' into xaig_dff

Update doc for equiv_opt

Merge pull request #1406 from whitequark/connect_rpc

rpc: new frontend

Merge pull request #1397 from btut/fix/python_wrappers_inline_constructors

Generate Python wrappers for inline constructors

rpc: new frontend.

A new pass, connect_rpc, allows any HDL frontend that can read/write
JSON from/to stdin/stdout or an unix socket or a named pipe to
participate in elaboration as a first class citizen, such that any
other HDL supported by Yosys directly or indirectly can transparently
instantiate modules handled by this frontend.

Recognizing that many HDL frontends emit Verilog, it allows the RPC
frontend to direct Yosys to process the result of instantiation via
any built-in Yosys frontend. The resulting RTLIL is then hygienically
integrated into the overall design.

libs: import json11.

This commit imports the code from upstream commit
dropbox/json11@8ccf1f0c5ecab6151a65f216e7eeccd8588e5457.

Merge pull request #1416 from YosysHQ/mmicko/frontend_binary_in

Open aig frontend as binary file

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1412 from YosysHQ/eddie/equiv_opt_async2sync

equiv_opt to call async2sync when not -multiclock like SymbiYosys

Merge pull request #1417 from YosysHQ/clifford/fixasync2sync

Fix $dlatch handling in async2sync

Fix $dlatch handling in async2sync

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add latch test modified from #1363

Add LDCE/LDPE sim library, remove from *cells_xtra.{v,py}

synth_xilinx: Support latches, remove used-up FF init values.

Fixes #1387.

Missing endmodule

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1414 from hzeller/improve-replace-with-empty-map

Avoid work in replace() if rules empty.

Merge pull request #1359 from YosysHQ/xc7dsp

DSP inference for Xilinx (improved for ice40, initial support for ecp5)

FDCE_1 does not have IS_CLR_INVERTED

Fix "scc" call inside abc9 to consider all wires

Merge remote-tracking branch 'origin/master' into xaig_dff

Fix reading aig files on windows

Open aig frontend as binary file

Merge pull request #1413 from YosysHQ/mmicko/backend_binary_out

Support binary files for backends, fixes #1407

Merge pull request #1411 from aman-goel/YosysHQ-master

Corrects BTOR2 backend

Avoid work in replace() if rules empty.

This speeds up processing when number of bits are large but there
is actually nothing to replace. Adresses part of #1382.

Signed-off-by: Henner Zeller <h.zeller@acm.org>

Big rework; flop info now mostly in cells_sim.v

Add aiger and protobuf backends binary support

Support binary files for backends, fixes #1407

Fix box name

Use abc_mergeability attr for "r" extension

Split ABC9 based on clocking only, add "abc_mergeability" attr for en

Fix infinite recursion

Add -select option to aigmap

Fix typo

Merge remote-tracking branch 'origin/master' into xaig_dff

Re-order

Missing (* mul2dsp *) for sliceB

equiv_opt to call async2sync when not -multiclock like SymbiYosys

Ooops AREG and BREG to default to -1

Corrects btor2 backend

Fix _TECHMAP_REMOVEINIT_ handling.

Previously, this wire was handled in the code that populated the "do or
do not" techmap cache, resulting in init value removal being performed
only for the first use of a given template.

Fixes the problem identified in #1396.

Merge pull request #7 from YosysHQ/master

Syncing with official repo

Merge pull request #1409 from YosysHQ/mmicko/fix_getopt_difference

Change order of parameters, to work on other OS

Change order of parameters, to work on other os

Merge pull request #1404 from YosysHQ/fix_gzip_macos

Make read/write gzip files on macos works, fixes #1357

Update doc with max cascade chain of 20

Do not always zero out C (e.g. during cascade breaks)

Update doc

Zero out ports

xilinx_dsp_cascade to also cascade AREG and BREG

Try recursive pmgen for P cascade

Missing an '&'

Combine 'flatten' & 'coarse' labels in synth_ecp5 so proc run once

Make read/write gzip files on macos works, fixes #1357

Typo

CREG to check for \keep

Remove newline

select once

Stop trying to be too smart by prematurely optimising

mul2dsp.v slice names

Do not die if DSP48E1.P has no users (would otherwise get 'clean'-ed)

Reject if (* init *) present

Remove unnecessary check for A_SIGNED != B_SIGNED; be more explicit

Revert "Remove _TECHMAP_CELLTYPE_ check since all $mul"

This reverts commit 234738b103d4f2b3d937ed928fd89bc4e31627f1.

Revert "No need for $__mul anymore?"

This reverts commit 1d875ac76a354f654f28b9632d83f6b43542e827.

Rework xilinx_dsp postAdd for new wreduce call

Only wreduce on t:$add

Remove _TECHMAP_CELLTYPE_ check since all $mul

Fix memory issue since SigSpec& could be invalidated

Merge pull request #1401 from SergeyDegtyar/SergeyDegtyar/ice40

ICE40 tests. adffs test update (equiv_opt -multiclock).

No need for $__mul anymore?

unextend only used in init

Call 'wreduce' after mul2dsp to avoid unextend()

Oops. Actually use __NAME__ in ABC_DSP48E1 macro

Change sync controls to async.

Merge pull request #1402 from YosysHQ/clifford/portlist

Add "portlist" command

Improve "portlist" command

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "portlist" command

Signed-off-by: Clifford Wolf <clifford@clifford.at>

adffs test update (equiv_opt -multiclock).

Add (* techmap_autopurge *) to abc_unmap.v too

"abc_padding" attr for blackbox outputs that were padded, remove them later

Force $inout.out ports to begin with '$' to indicate internal

Add techmap_autopurge to outputs in abc_map.v too

Revert "Add a xilinx_finalise pass"

This reverts commit 23d90e0439ffef510632ce45a3d2aff1c129f405.

Revert "Remove (* techmap_autopurge *) from abc_unmap.v since no effect"

This reverts commit 67c2db3486a7b2ff34f89dc861fb66d51ba6101b.

Revert "Vivado does not like zero width port connections"

This reverts commit 895e2befa76bd326cc47fd40de112ea067fcaf98.

Vivado does not like zero width port connections

Remove (* techmap_autopurge *) from abc_unmap.v since no effect

Add a xilinx_finalise pass

Set [AB]CASCREG to legal values

Comment to explain separating CREG packing

Separate out CREG packing into new pattern, to avoid conflict with PREG

Move log_debug("\n") later