add SPBlock_512W64B8W.v to sources

put imports into conditional blocks.  makes core.py "safe" for litex upstream

remove unneeded option

update to build ls180 4k SRAMs

got ft232 openocd test working

reduce jtag data bus width to 32, to match litex
set (ignored) pc_i to 64 bit
remove mem_2.init cp

more experimenting with STLinkv2 openocd

add stlink directdap config

hla newtap is apparently the command to run, to request a JTAG tap be set up

add first version opnocd_stlinkv2.cfg

sort out sdr and sdmmc OE pad drive, no longer one signal

disable PLL so increase not-connected by another 4 pins

remove cocotb, moved to soc-cocotb-sim (as submodule)

Use correct ir_width for libresoc JTAG TAP.

No need to define IDCODE anymore as default will now be OK.

whitespace

Document c4m-jtag dependency.

disable PLL for litex build, new variant

Fix svf file for limited c4m-jtag SVF grammar.

First setup for cocotb test run.

Currently only test bench is using Icarus Verilog on pre-layout design
without SRAMs.

update Makefile to build 4ksrams

move name of XICS ICS/ICP to match latest litex pythondata-microwatt

must not add bus width parameter

fix issues with port direction on several pads

latest fighting with litex to get pad directions connected up

debugging ls180 litex hell

sort out naming of IOpads for bi-directional pins

SDR pad mask output for DM

unneeded file

splitting out litex files from soc repo into separate repo

first (empty) commit