Preserve 'signed'-ness of a verilog wire through RTLIL

As per suggestion made in https://github.com/YosysHQ/yosys/pull/1987, now:

RTLIL::wire holds an is_signed field.
This is exported in JSON backend
This is exported via dump_rtlil command
This is read in via ilang_parser

Merge pull request #1995 from YosysHQ/eddie/fix_verific_wiretype

verific: do not assert if wire not found; warn instead

intel_alm: cleanup duplication

verific: do not assert if wire not found; warn instead

Merge pull request #1974 from YosysHQ/eddie/abc9_disable_mfs

abc9: tolerate &mfs failure by writing output file before calling it (and using that if it fails)

Merge pull request #1989 from boqwxp/qbfsat_anyconst_sourcelocs

qbfsat: Make hole name recovery from source locations more robust.

Merge pull request #1988 from boqwxp/qbfsat

qbfsat: Add `-assume-negative-polarity` option.

Merge pull request #1986 from YosysHQ/eddie/verific_enum

verific: import enum attributes from verific

intel_alm: work around a Quartus ICE

qbfsat: Make hole name recovery more robust. Allow multiple cell types to share the same source location as long as only one `$anyconst` or `$anyseq` has that location.

Merge pull request #1984 from YosysHQ/eddie/getParam_exception

kernel: Cell::getParam() to throw exception again if not found

qbfsat: Add `-assume-negative-polarity` option.

ecp5: ecp5_gsr to skip cells that don't have GSR parameter again

tests: read +/xilinx/cell_sim.v before xilinx_dsp test

xilinx: xilinx_dsp_cascade to check CREG for DSP48E1 only

verific: import enum attributes from verific

test: ice40_dsp test to read +/ice40/cells_sim.v for default params

xilinx: improve xilinx_dffopt message

xilinx: xilinx_dffopt to read cells_sim.v; fix test

kernel: Cell::getParam() to throw exception again if not found

As it did before #1945

Merge pull request #1949 from YosysHQ/eddie/select_blackbox

select: do not select inside black-/white- boxes unless '=' prefix used

Merge pull request #1983 from YosysHQ/eddie/use_default_param

Cleanup use of hard-coded default parameters in light of #1945

Merge pull request #1982 from AsuMagic/asu/cxxrtl-memory-queue-opt

cxxrtl: keep the memory write queue sorted on insertion.

Update passes/cmds/select.cc

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Merge pull request #1969 from boqwxp/pool_emplace

kernel: Add `pool` support for rvalue references and C++11 move semantics.

Cleanup use of hard-coded default parameters in light of #1945

cxxrtl: keep the memory write queue sorted on insertion.

Strategically inserting the pending memory write in memory::update to keep the
queue sorted allows us to skip the queue sort in memory::commit.

The Minerva SRAM SoC runs ~7% faster as a result.

Merge pull request #1973 from YosysHQ/eddie/fix1966

tests: fix various/plugin.sh when PREFIX != /usr/local/share

tests: update select black/white-box tests

select: do not select black/white boxes by default, '=' prefix to do so

Merge pull request #1950 from YosysHQ/eddie/design_import

design: -import to not count black/white-boxes as candidates for top

yosys-config: spelling

tests: use `yosys-config --datdir` instead of hard-coded

pool: add emplace() function

Merge pull request #1976 from YosysHQ/dave/fix-sim-const

sim: Fix handling of constant-connected cell inputs at startup

Merge pull request #1979 from whitequark/cxxrtl-go-faster

cxxrtl: Gas gas gas! I'm gonna step on the gas! Tonight I'll fly!

cxxrtl: run edge detectors only once in eval().

As a result, Minerva SRAM SoC runs ~15% faster.

cxxrtl: add an unsupported knob for manipulating clock trees.

This is quite possibly the worst way to implement this, but it does
work for a subset of well-behaved designs, and can be used to measure
how much performance is lost simulating the inactive edge of a clock.

It should be replaced with a clock tree analyzer generating safe
code once it is clear how should such a thing look like.

cxxrtl: use log_id() where appropriate. NFC.

bugpoint: Don't remove modules or cells while iterating over them.

Reported by @ZirconiumX.

cxxrtl: add (*cxxrtl.{comb,sync}*) annotations on black box outputs.

If the annotations are not used, this commit does not alter semantics
at all, other than removing elision of outputs of black box cells.
(Elision of such outputs is expected to be too rare to have any
noticeable benefit, and the implementation was somewhat of a hack.)

The (* cxxrtl.comb *) annotation alters the semantics of the output
of the black box it is applied to such that, if the black box
converges immediately, no additional delta cycle is necessary to
propagate the computed combinatorial value upwards in hierarchy.

The (* cxxrtl.sync *) annotation alters the semantics of the output
of the black box it is applied to such as to remove any uses of
the black box by the wires connected to this output, and break false
feedback arcs arising from conservative modeling of dependencies of
the black box.

Although currently these attributes are only recognized on black
boxes, if separate compilation is added in the future, it could also
emit and consume them.

cxxrtl: s/sync_{wire,type}/edge_{wire,type}/. NFC.

The attribute for this is called (* cxxrtl.edge *), and there is
a planned attribute (* cxxrtl.sync *) that would cause blackbox
cell outputs to be added to sync defs rather than comb defs.
Rename the edge detector related stuff to avoid confusion.

intel_alm: Documentation improvements

kernel: Rename arguments to rvalue-reference-accepting functions.

write_json: dump default parameter values

Fixes #1823.

This will allow nextpnr to reuse the default value information already
present in yosys cells_sim.v and avoid duplicating (and probably
desyncing) this information.

Use default parameter value in getParam

Fixes #1822.

hierarchy: Convert positional parameters to named.

Fixes #1821.

ilang, ast: Store parameter order and default value information.

Fixes #1819, #1820.

idict: Make iterator go forward.

Previously, iterating over an idict returned its contents in reverse.

Merge pull request #1971 from YosysHQ/claire/edifkeep

Ignore conflicting keep attributes, unless asked not to

Merge pull request #1851 from YosysHQ/claire/bitselwrite

Improved rewrite code for writing to bit slice

cxxrtl: use one delta cycle for immediately converging netlists.

If it is statically known that eval() will converge in one delta
cycle (that is, the second commit() will always return `false`)
because the design contains no feedback or buffered wires, then
there is no need to run the second delta cycle at all.

After this commit, the case where eval() always converges immediately
is detected and the second delta cycle is omitted. As a result,
Minerva SRAM SoC runs ~25% faster.

cxxrtl: add -O6, a shortcut for running `proc; flatten`.

People judge a compiler backend by the first impression, and
the metric they judge it for is speed. -O6 does severely impact
debuggability, but it provides equally massive gains in performance,
so use it by default.

cxxrtl: unbuffer module input wires.

Module input wires are never set by the module, so it is unnecessary
to buffer them. Although important for all inputs, this is especially
critical for clocks, since after this commit, hierarchy levels no
longer add delta cycles. As a result, Minerva SRAM SoC runs ~73%
faster when flattened, and ~264% (!!) faster when hierarchical.

cxxrtl: simplify generated edge detection logic.

This commit changes the way edge detectors are represented in
generated code from a variable that is set in commit() and reset in
eval() to a function that considers .curr and .next of the clock
wire. Behavior remains the same. Besides being simpler to generate
and providing more opportunities for optimization, this commit paves
way for unbuffering module inputs.

cxxrtl: localize wires with multiple comb drivers, too.

Before this commit, any wire that was not driven by an output port of
exactly one comb cell would not be localized, even if there were no
feedback arcs through that wire. This would cause the wire to become
buffered and require (often quite a few) extraneous delta cycles
during evaluation. To alleviate this problem, -O5 was running
`splitnets -driver`.

However, this solution was mistaken. Because `splitnets -driver`
followed by `opt_clean -purge` would produce more nets with multiple
drivers, it would have to be iterated to fixpoint. Moreover, even if
this was done, it would not be sufficient because `opt_clean -purge`
does not currently remove wires with the `\init` attribute (and it
is not desirable to remove such wires, since they correspond to
registers and may be useful for debugging).

The proper solution is to consider the condition in which a wire
may be localized. Specifically, if there are no feedback arcs through
this wire, and no part of the wire is driven by an output of a sync
cell, then the wire holds no state and is localizable.

After this commit, the original condition for not localizing a wire
is replaced by a check for any sync cell driving it. This makes it
unnecessary to run `splitnets -driver` in the majority of cases
to get a design with no buffered wires, and -O5 no longer includes
that pass. As a result, Minerva SRAM SoC no longer has any buffered
wires, and runs ~27% faster.

In addition, this commit prepares the flow graph for introduction
of sync outputs of black boxes.

Co-authored-by: Jean-François Nguyen <jf@lambdaconcept.com>

cxxrtl: detect buffered comb wires, not just feedback wires.

Any buffered combinatorial wires (including, as a subset, feedback
wires) will prevent the design from always converging in one delta
cycle. Before this commit, only feedback wires were detected. After
this commit, any buffered combinatorial wires, including feedback
wires, are detected.

Co-authored-by: Jean-François Nguyen <jf@lambdaconcept.com>

Add '=' selection pattern prefix for non-blackbox only patterns

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Improve net priorities in EDIF back-end

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

sim: Fix handling of constant-connected cell inputs at startup

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1961 from whitequark/paramod-original-name

ast, rpc: record original name of $paramod\* as \hdlname attribute

tests: remove write_ilang

Merge pull request #1975 from dh73/claire/bitselwrite

Adding tests to Claire/bitselwrite branch

Remove '-ignore_unknown_cells' option from 'sat'

Simplify test case script

Remove ununsed files

Merge pull request #1972 from YosysHQ/eddie/bug1970

 abc9_ops: -prep_lut to be more robust

abc9: tolerate ABC nonzero exit code if output.aig; write before &mfs

Re-enable mfs for xilinx/ecp5 speculatively -- if it fails, use pre-mfs
result

Modifications of tests as per Eddie's request

xilinx/ecp5: disable abc9's "&mfs" optimisation

Can sometimes fire an assertion, e.g. #1962

abc9: -prep_lut to be more robust

abc9: add testcase reduced from #1970

Ignore conflicting keep attributes, unless asked not to. Fixes #1733

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1964 from YosysHQ/claire/sformatf

Extend support for format strings in Verilog front-end

Add rvalue-reference-accepting `entry_t` constructor for `pool`.

In `pool`, construct `entry_t`s in-place and add an rvalue-accepting-and-forwarding `insert()` method.

Merge pull request #1967 from whitequark/cxxrtl-blackbox-attributes

cxxrtl: provide attributes to black box factories, too

cxxrtl: provide attributes to black box factories, too.

Both parameters and attributes are necessary because the parameters
have to be the same between every instantiation of the cell, but
attributes may well vary. For example, for an UART PHY, the type
of the PHY (tty, pty, socket) would be a parameter, but configuration
of the implementation specified by the type (socket address) would
be an attribute.

Extend support for format strings in Verilog front-end

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1963 from whitequark/cxxrtl-blackboxes

cxxrtl: add support for simple and templated C++ black boxes

cxxrtl: add templated black box support.

cxxrtl: make eval() and commit() inline in blackboxes.

This change is a preparation for template blackboxes. It has no
effect on current generated code.

cxxrtl: add simple black box support.

This commit adds support for replacing RTLIL modules with CXXRTL
black boxes. Black box port widths may not depend on the parameters
with which it is instantiated (yet); the parameters may only be used
to change the behavior of the black box.

cxxrtl: use ID::X instead of ID(X). NFC.

ast, rpc: record original name of $paramod\* as \hdlname attribute.

The $paramod name mangling is not invertible (the \ character, which
separates the module name from the parameters, is valid in the module
name itself), which does not stop people from trying to invert it.

This commit makes it easy to invert the name mangling by storing
the original name explicitly, and fixes the firrtl backend to use
the newly introduced attribute.

Merge pull request #1955 from whitequark/cxxrtl-sync_always

cxxrtl: correctly handle `sync always` rules

Merge pull request #1952 from boqwxp/add_edge_location

Verilog frontend: add source location in more parser rules

Wrong fixed value

cxxrtl: correctly handle `sync always` rules.

Fixes #1948.

Merge pull request #1954 from YosysHQ/dave/fix-stdout-conflict

qbfsat: Fix illegal use of 'stdout' identifier

Merge pull request #1951 from whitequark/rtlil-string_attribute

rtlil: add AttrObject::{get,set}_string_attribute, AttrObject::has_attribute

qbfsat: Fix illegal use of 'stdout' identifier

Signed-off-by: David Shah <dave@ds0.me>

Set Verilog source location for explicit blocks (`begin` ... `end`).

Add Verilog source location information to `AST_POSEDGE` and `AST_NEGEDGE` nodes.

Merge pull request #1898 from boqwxp/locations

Verilog frontend: add location information to parsed constants

Merge pull request #1864 from boqwxp/cleanup_techmap_abc

Clean up pseudo-private member usage and simplify `passes/techmap/abc.cc`

Merge pull request #1888 from boqwxp/cleanup_scatter

Clean up `passes/cmds/scatter.cc`.

Merge pull request #1882 from boqwxp/cleanup_rename

Clean up pseudo-private member usage in `passes/cmds/rename.cc`.

Merge pull request #1929 from YosysHQ/eddie/select_unset

select: add select -unset option

rtlil: add AttrObject::has_attribute.