$__ICE40_CARRY_LUT4 -> $__ICE40_FULL_ADDER as per @whitequark

ice40_opt to $__ICE40_CARRY_LUT4 into $lut not SB_LUT

Do not double count cells in abc

Use Const::from_string() not its constructor...

Off by one

Fix spacing

Remove double push

Map to and from this box if -abc9

ice40_opt to handle this box and opt back to SB_LUT4

Add new box to cells_sim.v

_ABC macro will map and unmap to this new box

Combine SB_CARRY+SB_LUT into one $__ICE40_CARRY_LUT4 box

Merge pull request #1182 from koriakin/xc6s-bram

synth_xilinx: Initial Spartan 6 block RAM inference support.

Merge pull request #1185 from koriakin/xc-ff-init-vals

xilinx: Fix the default values for FDPE/FDSE INIT attributes to match ISE/Vivado.

xilinx: Fix the default values for FDPE/FDSE INIT attributes to match ISE/Vivado.

Enable &mfs for abc9, even if it only currently works for ice40

synth_xilinx: Initial Spartan 6 block RAM inference support.

Merge pull request #1172 from whitequark/write_verilog-Sa-as-qmark

write_verilog: write RTLIL::Sa aka - as Verilog ?

Merge pull request #1179 from whitequark/attrmap-proc

attrmap: also consider process, switch and case attributes

Merge pull request #1180 from YosysHQ/eddie/no_abc9_retime

Error out if -abc9 and -retime specified

Merge pull request #1148 from YosysHQ/xc7mux

synth_xilinx to infer wide multiplexers using new '-widemux <min>' option

Error out if -abc9 and -retime specified

Add some spacing

Add some ASCII art explaining mux decomposition

attrmap: also consider process, switch and case attributes.

Merge pull request #1177 from YosysHQ/clifford/async

Fix clk2fflogic adff reset semantic to negative hold time on reset

Call muxpack and pmux2shiftx before cmp2lut

Restore opt_clean back to original place

Restore missing techmap -map +/cmp2lut.v with LUT_WIDTH=6

synth_ecp5: Fix typo in copyright header

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1174 from YosysHQ/eddie/fix1173

Increment _TECHMAP_BITS_CONNMAP_ by one since counting from zero

Merge pull request #1175 from whitequark/write_verilog-fix-case-attr-position

write_verilog: fix placement of case attributes

Fix tests/various/async FFL test

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve tests/various/async, disable failing ffl test

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Extend using A[1] to preserve don't care

Merge pull request #1171 from YosysHQ/revert-1166-eddie/synth_keepdc

Revert "Add "synth -keepdc" option"

Merge remote-tracking branch 'origin/eddie/fix1173' into xc7mux

write_verilog: fix placement of case attributes. NFC.

Increment _TECHMAP_BITS_CONNMAP_ by one since counting from zero

Add tests/various/async.{sh,v}

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve tests/various/run-test.sh

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add tests/simple_abc9/.gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_verilog: write RTLIL::Sa aka - as Verilog ?.

Currently, the only ways (determined by grepping for regex \bSa\b) to
end up with RTLIL::Sa in a netlist is by reading a Verilog constant
with ? in it as a part of case, or by running certain FSM passes.
Both of these cases should be round-tripped back to ? in Verilog.

Extend during mux decomposition with 1'bx

Fix typo and comments

Merge pull request #1170 from YosysHQ/eddie/fix_double_underscore

Rename __builtin_bswap32 -> bswap32

Merge remote-tracking branch 'origin/master' into xc7mux

synth_xilinx to call commands of synth -coarse directly

Revert "synth_xilinx to call "synth -run coarse" with "-keepdc""

This reverts commit 7f964859ec99500e471853f5914b6e5b7c35a031.

Revert "Add "synth -keepdc" option"

Rename __builtin_bswap32 -> bswap32

Fix spacing

Fix spacing

Merge pull request #1168 from whitequark/bugpoint-processes

Add support for processes in bugpoint

Merge pull request #1169 from whitequark/more-proc-cleanups

A new proc_prune pass

Merge pull request #1163 from whitequark/more-case-attrs

More support for case rule attributes

Merge pull request #1162 from whitequark/rtlil-case-attrs

Allow attributes on individual switch cases in RTLIL

Merge pull request #1167 from YosysHQ/eddie/xc7srl_cleanup

Cleanup synth_xilinx SRL inference, make more consistent

proc_prune: promote assigns to module connections when legal.

This can pave the way for further transformations by exposing
identities that were previously hidden in a process to any pass that
uses SigMap. Indeed, this commit removes some ad-hoc logic from
proc_init that appears to have been tailored to the output of
genrtlil in favor of using `SigMap.apply()`. (This removal is not
optional, as the ad-hoc logic cannot cope with the result of running
proc_prune; a similar issue was fixed in proc_arst.)

proc_prune: new pass.

The proc_prune pass is similar in nature to proc_rmdead pass: while
proc_rmdead removes branches that never become active because another
branch preempts it, proc_prune removes assignments that never become
active because another assignment preempts them.

Genrtlil contains logic similar to the proc_prune pass, but their
purpose is different: genrtlil has to prune assignments to adapt
the semantics of blocking assignments in HDLs (latest assignment
wins) to semantics of assignments in RTLIL processes (assignment in
the most specific case wins). On the other hand proc_prune is
a general purpose RTLIL simplification that benefits all frontends,
even those not using the Yosys AST library.

The proc_prune pass is added to the proc script after proc_rmdead,
since it gives better results with fewer branches.

bugpoint: add -assigns and -updates options.

proc_clean: add -quiet option.

This is useful for other passes that call it often, like bugpoint.

Decompose mux inputs in delay-orientated (rather than area) fashion

Do not call opt -mux_undef (part of -full) before muxcover

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Less thinking

Reword

Merge pull request #1166 from YosysHQ/eddie/synth_keepdc

Add "synth -keepdc" option

Merge branch 'master' of github.com:YosysHQ/yosys

synth_xilinx to call "synth -run coarse" with "-keepdc"

Merge remote-tracking branch 'origin/eddie/synth_keepdc' into xc7mux

Clarify script -scriptwire doc

Add synth -keepdc to CHANGELOG

Clarify 'wreduce -keepdc' doc

Add synth -keepdc option

Map $__XILINX_SHIFTX in a more balanced manner

Capitalisation

Add synth_xilinx -widemux recommended value

Merge pull request #1164 from YosysHQ/eddie/muxcover_mux2

Add muxcover -mux2=cost option

Merge pull request #1160 from ZirconiumX/cyclone_v

synth_intel: Warn about untested Quartus backend

Update muxcover doc as per @ZirconiumX

Fixes for 2:1 muxes

synth_xilinx -widemux=2 is minimum now

Parametric muxcover costs as per @daveshah1

Merge remote-tracking branch 'origin/eddie/muxcover_mux2' into xc7mux

atoi -> stoi

Add muxcover -mux2=cost option

atoi -> stoi as per @daveshah1

Merge remote-tracking branch 'origin/master' into xc7mux

verilog_backend: dump attributes on SwitchRule.

This appears to be an omission.

proc_mux: consider \src attribute on CaseRule.

verilog_backend: dump attributes on CaseRule, as comments.

Attributes are not permitted in that position by Verilog grammar.

genrtlil: emit \src attribute on CaseRule.

Allow attributes on individual switch cases in RTLIL.

The parser changes are slightly awkward. Consider the following IL:

    process $0
      <point 1>
      switch \foo
        <point 2>
        case 1'1
          assign \bar \baz
          <point 3>
          ...
        case
      end
    end

Before this commit, attributes are valid in <point 1>, and <point 3>
iff it is immediately followed by a `switch`. (They are essentially
attached to the switch.) But, after this commit, and because switch
cases do not have an ending delimiter, <point 3> becomes ambiguous:
the attribute could attach to either the following `case`, or to
the following `switch`. This isn't expressible in LALR(1) and results
in a reduce/reduce conflict.

To address this, attributes inside processes are now valid anywhere
inside the process: in <point 1> and <point 3> a part of case body,
and in <point 2> as a separate rule. As a consequence, attributes
can now precede `assign`s, which is made illegal in the same way it
is illegal to attach attributes to `connect`.

Attributes are tracked separately from the parser state, so this
does not affect collection of attributes at all, other than allowing
them on `case`s. The grammar change serves purely to allow attributes
in more syntactic places.

synth_intel: Warn about untested Quartus backend

Merge pull request #1159 from btut/fix/1090_segfault_cell_and_wire

Throw runtime exception when trying to convert inexistend C++ object to Python

Throw runtime exception when trying to convert a c++-pointer to a
python-object in case the pointer is a nullptr to avoid a segfault.

Fixes #1090

Merge pull request #1156 from YosysHQ/eddie/fix_abc9_unknown_cell

 write_xaiger to treat unknown cell connections as keep-s

Merge pull request #1147 from YosysHQ/clifford/fix1144

Improve specify dummy parser

Fix tests/various/specify.v

Signed-off-by: Clifford Wolf <clifford@clifford.at>