style: cleanup the Ruby Tester

m5: merge inorder updates

inorder: update twolf/vortex regressions

inorder: write-hints bug fix
make sure to only read 1 src reg. for write-hint and any other similar
'store' instruction. Reading the source reg when its not necessary
can cause the simulator to read from uninitialized values

CPU: Added comments to address translation classes.

ruby: continue style pass

regress: add some new options
add -n/--no-exec which doesn't execute scons, but just prints the command line
add -j0 which tries to calculate how many cpus you have
add -D/--build-dir to specify a build directory other than ./build

cpu: get rid of uncached access "events"
These recordEvent() calls could cause crashes since they
access the req pointer after it's potentially been
deleted during a failed translation call.  (Similar
problem to the traceData bug fixed in the previous cset.)

Moving them above the translation call (as was done
recentlyi in cset 8b2b8e5e7d35) avoids the crash
but doesn't work, since at that point we don't know if
the access is uncached or not.

It's not clear why these calls are there, and no one
seems to use them, so we'll just delete them.  If they
are needed, they should be moved to somewhere that's
guaranteed to be after the translation completes but
before the request is possibly deleted, e.g., in
finishTranslation().

cpu: fix exec tracing memory corruption bug
Accessing traceData (to call setAddress() and/or setData())
after initiating a timing translation was causing crashes,
since a failed translation could delete the traceData
object before returning.

It turns out that there was never a need to access traceData
after initiating the translation, as the traced data was
always available earlier; this ordering was merely
historical.  Furthermore, traceData->setAddress() and
traceData->setData() were being called both from the CPU
model and the ISA definition, often redundantly.

This patch standardizes all setAddress and setData calls
for memory instructions to be in the CPU models and not
in the ISA definition.  It also moves those calls above
the translation calls to eliminate the crashes.

m5merge(2): another merge of regression stats

inorder: update hello world for alpha and mips

m5merge: ruby + inorder
automerge of updated inorder regressions and ruby style pass

inorder: update twolf regression

inorder: update vortex regression

ruby: style pass

inorder: import name for addtl. bpred stats

inorder: fix squash bug in branch predictor

inorder: fix address list bug

ruby: improved isReadWrite fix me comment

ruby: Regression updates for new ruby config locations

ruby: Removed the unnecessary MachineType message fields

ruby: Reorganized Ruby topology and protocol files

--HG--
rename : configs/ruby/MESI_CMP_directory.py => configs/ruby/protocols/MESI_CMP_directory.py
rename : configs/ruby/MI_example.py => configs/ruby/protocols/MI_example.py
rename : configs/ruby/MOESI_CMP_directory.py => configs/ruby/protocols/MOESI_CMP_directory.py
rename : configs/ruby/MOESI_CMP_token.py => configs/ruby/protocols/MOESI_CMP_token.py
rename : configs/ruby/MOESI_hammer.py => configs/ruby/protocols/MOESI_hammer.py
rename : configs/ruby/networks/MeshDirCorners.py => src/mem/ruby/network/topologies/MeshDirCorners.py

added sparse memory support to hammer

ruby: Disable adaptive routing by for faster simulation perf.

ruby: Changed the default set size to 1

Previously, the set size was set to 4.  This was mostly do to the fact that a
crazy graduate student use to create networks with 256 l2 cache banks.  Now it
is far more likely that users will create systems with less than 64 of any
particular controller type.  Therefore Ruby should be optimized for a set size
of 1.

ruby: Reordered protocol buffers

Reordered vnet priorities to agree with PerfectSwitch for protocols MI_example,
MOESI_CMP_token, and MOESI_hammer

ruby: Adds configurable bit selection for numa mapping

ruby: Added flag to disable mem_vec allocation

The RubySystem flag no_mem_vec will disable Ruby from allocating it's memory
data array.

ruby: Ruby support for sparse memory

The patch includes direct support for the MI example protocol.

ruby: Finally removed bash code cira. 2001ish!

ruby: Ruby support for LLSC

ruby: Minor dma latency initialization fix

ruby: Fix multiple wakeups in Ruby Eventqueue

Fix bug in Ruby Event queue to avoid multiple wakeups of same consumer in
same cycle

ruby: Removed the obsolete file specified network files

ruby: Added copyright to many Ruby *.py files

ruby: removed ruby.config from configs/example

ruby: Fixed small data msg bug in MOESI_hammer-dir

TimingSimpleCPU: Fixed uncacacheable request read bug

Previously the recording of an uncached read occurred after the request was
possibly deleted within the translateTiming function.

ruby: Python config files now sets a unique id for each sequencer

ruby: fixed how ruby_fs creates phsyical memory

Now ruby_fs creates physical memory of the right size.

ruby: Removed the no longer used rubymem files

ruby: Fix MOESI_hammer cache profiler calls for L2 misses

ruby: Added a mesh network with directories at the corners

The patch creates a specific mesh network where directories are at the corners.
The patch is a good example of how to create an arbitrary network, similar to
the old file specified network, while leveraging scripts and loops when
possible.

ruby: Removed deprecated stats from the main profiler

orion: Make declarations match definition

ruby: Fix copyrights on files
Mostly files missed during import or screwed up during import

slicc: Change the code generation so that the generated code is easier to read

packet: add a method to set the size

eventq: rearrange a little bit so I can add some stuff

eventq: remove some unused includes

bugfix: since pow() causes a bug don't use it
It's a power of two anyway, so why use it in the first place.

ruby: get rid of std-includes.hh
Do not use "using namespace std;" in headers
Include header files as needed

ruby: remove calc_host.diff since we don't use it

ruby: get rid of the ioutil stuff since it isn't used anymore

slicc: have a central mechanism for creating a code_formatter.
This makes it easier to add global variables like protocol

scons: import ply to work around scons sys.path weirdness

SmartDict: Make SmartDict an attrdict

uart: use integer versions of time instead of messing around with floats

Config: Fix fs.py's call to CacheConfig.config_cache.

cpu_models: get rid of cpu_models.py and move the stuff into SCons

isa_parser: Make SCons import the isa_parser
this is instead of forking a new interpreter

isa_parser: move the operand map stuff into the ISAParser class.

isa_parser: move more support functions into the ISAParser class

isa_parser: move more stuff into the ISAParser class

isa_parser: move the formatMap and exportContext into the ISAParser class

isa_parser: Make stack objects class members instead of globals

isa_parser: add a debug variable that changes how errors are reported.
This allows us to get tracebacks in certain cases where they're more
useful than our error message.

isa_parser: Use an exception to flag error
This allows the error to propagate more easily

isa_parser: Move more stuff into the ISAParser class

isa_parser: move code around to prepare for putting more stuff in the class

isa_parser: simple fixes, formatting and style

events: Give EventWrapped a default name and description

configs: pull out cache configuration code from se.py and fs.py.
Most of these frontend configurations share cache configuration code, pull it out so that
changes to caches don't have to require changing multiple config files.

stats: update stats for the changes I pushed re: shared cache occupancy

cache stats: account for writebacks and/or device occupancy in the cache.
Plus, a minor bugfix that neglects to update blk->contextSrc in certain cases on a cache insert.

cache: Make caches sharing aware and add occupancy stats.
On the config end, if a shared L2 is created for the system, it is
parameterized to have n sharers as defined by option.num_cpus. In addition to
making the cache sharing aware so that discriminating tag policies can make use
of context_ids to make decisions, I added an occupancy AverageStat and an occ %
stat to each cache so that you could know which contexts are occupying how much
cache on average, both in terms of blocks and percentage. Note that since
devices have context_id -1, having an array of occ stats that correspond to
each context_id will break here, so in FS mode I add an extra bucket for device
blocks. This bucket is explicitly not added in SE mode in order to not only
avoid ugliness in the stats.txt file, but to avoid broken stats (some formulas
break when a bucket is 0).

stats: this makes some fixes to AverageStat and AverageVector.
Also, make Formulas work on AverageVector.  First, Stat::Average (and thus
Stats::AverageVector) was broken when coming out of a checkpoint and on resets,
this fixes that.  Formulas also didn't work with AverageVector, but added
support for that.

cache: pull CacheSet out of LRU so that other tags can use associative sets.

BaseDynInst: Preserve the faults returned from read and write.

When implementing timing address translations instead of atomic, I
forgot to preserve the faults that are returned from the read and
write calls.  This patch reinstates them.

O3PCU: Split loads and stores that cross cache line boundaries.

When each load or store is sent to the LSQ, we check whether it will cross a
cache line boundary and, if so, split it in two. This creates two TLB
translations and two memory requests. Care has to be taken if the first
packet of a split load is sent but the second blocks the cache. Similarly,
for a store, if the first packet cannot be sent, we must store the second
one somewhere to retry later.

This modifies the LSQSenderState class to record both packets in a split
load or store.

Finally, a new const variable, HasUnalignedMemAcc, is added to each ISA
to indicate whether unaligned memory accesses are allowed. This is used
throughout the changed code so that compiler can optimise away code dealing
with split requests for ISAs that don't need them.

BaseDynInst: Make the TLB translation timing instead of atomic.

This initiates a timing translation and passes the read or write on to the
processor before waiting for it to finish. Once the translation is finished,
the instruction's state is updated via the 'finish' function. A new
DataTranslation class is created to handle this.

The idea is taken from the implementation of timing translations in
TimingSimpleCPU by Gabe Black. This patch also separates out the timing
translations from this CPU and uses the new DataTranslation class.

Power ISA: Add an alignment fault to Power ISA and check alignment in TLB.

ruby: fixed data block assignment fix

Fixed data block assignment to not delete if not internally allocated.

ruby: Initialize sender in MI_example-dir

ruby: Fixed slicc to initialize the m_is_blocking flag

ruby: Added FS support to the simple mesh topology

Added full-system support to the simple mesh toplogy by allowing dma contrllers
to be attached to router zero in the network.

ruby: Set default protocol back to MI_example

merge

m5: Added PROTOCOL default for regress fix

inorder: update hello world mips

inorder: vortex alpha regression

inorder: twolf alpha regression

inorder: update hello world alpha

inorder: double delete inst bug
Make sure that instructions are dereferenced/deleted twice by marking they are
on the remove list

inorder: inst count mgmt

inorder: implement split stores

inorder: implement split loads

inorder: add activity stats

inorder: object cleanup in destructors

inorder: user per-thread dummy insts/reqs