insndb/db: switch to holy-cow visitors

insndb: holy-cow visitors

insndb/core: support class walking

insndb: rename subnodes into walk

insndb/core: introduce Records type

insndb/core: switch dataclasses to Dataclass type

insndb/core: introduce Path type

insndb/core: inroduce String type

insndb: decouple visitors and walking

insndb: decouple visitors and walking

insndb: refactor visitors (again)

comment out debug log

remove print log

insndb: refactor visitors

insn/core: rename extra-related classes

power_enums: distinguish all reg types

insndb/db: refactor visitors

insn/core: introduce visitable extra

insndb/db: support operand spans

insn/db: restrict extras command with SVP64 instructions

power_enums: simplify sel type string conversion

power_enums: simplify extra idx string conversion

power_enums: align reg pairs

power_enums: simplify reg string conversion

power_enums: simplify selectors string conversion

insndb/db: support extras command

insndb/db: change naming a bit

insndb/db: introduce instruction argument type

fix (most) unit tests in test_pysvp64dis.py

the fields in/out are sorted
(https://bugs.libre-soc.org/show_bug.cgi?id=1098)
but it looks like rldimi is the wrong bit-pattern

must check *implicit* SelType which comes from the keys "in1/in2/in3/CR in"
being SelType.SRC and keys "out/out2/CR out" being SelType.DST
https://bugs.libre-soc.org/show_bug.cgi?id=1098

rename "none" __repr__ to "NONE" in SVExtra and SelType

insndb/db: simplify commands structure

insndb/db: support pcode command

insndb/dis: rename into disasm for no good reason

insndb/db: support log option

correct RS/RA/CR0 for rlwinm which is 2P-1S1D

insndb/db: support operands command

insndb/db: refactor classes hierarchy

insndb/db: deindent classes

insndb: rename types into core

insndb: revert recent renaming

openpower.insndb.dis renamed to disasm in setup.py

using names of modules that are identical to commonly-used python modules
(even at the leaf-node) is causing import problems

import dis overloads naming of modules already in python3,
and stops functions from importing

continuing the conversion of LDST_IDX to EXTRA332 type
https://bugs.libre-soc.org/show_bug.cgi?id=1083

insndb/db: support opcodes command

insndb/db: drop redundant method

insndb: provide pysvp64db script

pysvp64dis: integrate into insndb

pysvp64asm: integrate into insndb

power_insn: decouple into separate module

power_insn: disassemble RA0 and RT0 correctly

power_insn: forbid r0 for RA0 and RT0

power_enums: introduce Reg pair property

power_enums: introduce Reg or_zero property

power_insn: drop unused import

power_enums: deprecate SVExtraReg

power_insn: switch to Reg

power_enums: introduce Reg as alias of SVExtraReg

power_insn: guess extra from reg instead of sel

power_enums: provide selector type property

power_enums: deprecate SVExtraRegType

power_insn: switch to SelType

power_enums: introduce SelType as alias of SVExtraRegType

power_insn: completely refactor extras

power_enums: introduce register aliases

power_insn: introduce extras property

power_enums: change SVExtra representation

far too much memory (58 GB) being used by these unit tests,
they have to be done as far smaller batches

disable fmv-fcvt tests entirely

disable fmv / fcvt unit tests as there are such a vast number
it causes machines with 64 GB of RAM to run out of memory
tests *have* to be kept short

add expected values to source

add worked-out svp64 16-bit maddsubrs test case

make maddsubrs show up in SVP64 generated CSVs

raise error on unhandled instruction kind

log no longer raises internal exceptions and has more caching, so is likely faster

format code

increase ci maxfail to 10

test_pysvp64dis.py: add tests for broken extras

fcvtfg works!

add rest of bfp* functions needed for fcvtfg

use raise_syntax_error for `IndentationError`s as well

add support for checking sprs and msr in unit tests

use a different default MSR value for unit tests since 0 isn't a very useful default

inorder.py: Typo fixes.

inorder.py: Added draft get_input/output_regs functions.

Passing trace (insn and Hazards()) to the fetch phase.
Decoder not yet using Hazard info.

power_insn: fix broken extra_idx

power_enums: fix incorrect naming

add P2M type - 1P 2P 2PM needed for new LD/ST-Indexed format

https://bugs.libre-soc.org/show_bug.cgi?id=1091
* rename shadd to sadd
* rename sm to SH
* update CSV files with instruction definition
* move shadd unit tests to separate class

add .py? gitignore

rename sm to SH for shift-and-add instructions
https://bugs.libre-soc.org/show_bug.cgi?id=1091
in fields.text machine-readable spec

note on FP Exception about DDFF VLi=0/1

test fcvttgo. with traps enabled

ISACaller: generate FP trap

test fcvttgo. with VE=1 too

fcvttg[s][o][.] needs EXTRA_UNINIT_REGS: RT

add support for adding extra uninit_regs from html comment

I chose an html comment since it's not part of the proposed pseudocode

like so:
* blah RT,RA
Pseudo-code:

<!-- EXTRA_UNINIT_REGS: RT -->
    if rand() then
        RT <- 42 + (RA)

add getopt for test and help to inorder.py

comment read_file explaining usage contract
convert read_file to yield
explain unit tests