qbfsat: Simplify solution recovery parsing and tweak the solution regexes.

qbfsat: Avoid instantiating `AttrObject`s directly.

Co-Authored-By: Claire Wolf <claire@symbioticeda.com>

qbfsat: Simplify solution format and replace `SigBit::str()` with `log_signal()`.

Co-Authored-By: Claire Wolf <claire@symbioticeda.com>

qbfsat: Fixes three bugs.

1. Infinite loop in the optimization procedure when the first solution found while maximizing is at zero.
2. A signed-ness issue when maximizing.
3. Erroneously entering bisection mode with no wire to optimize.

qbfsat: Use bit precise mapping for hole value wires and a more robust hole spec for writing to and specializing from a solution file.

Merge pull request #2177 from boqwxp/dict-iterator-jump

hashlib, rtlil: Add `operator+()` and `operator+=()` to `dict` iterators

dict: Remove guard for past-the-end iterators that might mask problems in static analysis.

Co-Authored-By: whitequark <whitequark@whitequark.org>

Merge pull request #2178 from boqwxp/design-select

rtlil: Add `Design::select()` for selecting whole modules

rtlil: Add `Design::select()` for selecting whole modules.

hashlib, rtlil: Add `operator+=()` to `dict<>::iterator` and `dict<>::const_iterator` and add `operator+()` and `operator+=()` to `ObjIterator`.

Merge pull request #2175 from Xiretza/missing-noreturn

Add missing [[noreturn]] to log_file_error()

Add missing [[noreturn]] to log_file_error()

Previously this was tagged only with YS_ATTRIBUTE(noreturn), but not
YS_NORETURN, so it got lost in #2173, resulting in warnings in
frontends/ast/simplify.cc:

frontends/ast/simplify.cc:267:1: warning: function declared 'noreturn' should not return [-Winvalid-noreturn]
}
^
frontends/ast/simplify.cc:379:1: warning: function declared 'noreturn' should not return [-Winvalid-noreturn]
}
^

Merge pull request #2173 from whitequark/use-cxx11-final-override

Use C++11 final/override/[[noreturn]]

Merge pull request #2174 from whitequark/fix-github-linguist

Fix GitHub misidentifying *.v files as Coq

Fix GitHub misidentifying *.v files as Coq.

Merge pull request #2171 from whitequark/cxxrtl-accessors

cxxrtl: add .get() and .set() accessors on value<> and wire<>

cxxrtl: add .get() and .set() accessors on value<> and wire<>.

For several reasons:
  * They're more convenient than accessing .data.
  * They accommodate variably-sized types like size_t transparently.
  * They statically ensure that no out of range conversions happen.

For now these are only provided for unsigned integers, but eventually
they should be provided for signed integers too. (Annoyingly this
affects conversions to/from `char` at the moment.)

Fixes #2127.

Merge pull request #2170 from boqwxp/cutpoint-efficiency

cutpoint: Improve efficiency by iterating over module ports instead of module wires

Use C++11 [[noreturn]] attribute.

Use C++11 final/override keywords.

cutpoint: Improve efficiency by iterating over module ports instead of module wires.

Merge pull request #2153 from boqwxp/splitnets-cleanup

splitnets: Cleanup and efficiency improvements

Merge pull request #2167 from whitequark/cxxrtl-fix-ndebug

cxxrtl: don't compute vital values in log_assert()

Merge pull request #2142 from whitequark/splitnets-hdlname

splitnets: propagate (*hdlname*) and disambiguate via start_offset

Merge pull request #2164 from madebr/msvc

Get yosys building on Visual Studio

cxxrtl: don't compute vital values in log_assert().

This breaks NDEBUG builds.

Fixes #2166.

msvc does not support designated initializers in structs

MSVC does not understand __builtin_unreachable

MSVC cannot omit operand in conditional

MSVC defines TRANSPARENT too

Merge pull request #2163 from jfng/cxxrtl-blackbox-debuginfo

cxxrtl: restrict the debug info of a blackbox to its ports.

Merge pull request #2160 from whitequark/cxxrtl-fix-warning

cxxrtl: avoid unused variable warning for transparent $memrd ports

cxxrtl: restrict the debug info of a blackbox to its ports.

Merge pull request #2156 from XarkLabs/master

Fix Verilator sim warnings: 1 BLKSEQ and 3 WIDTH

Merge pull request #2159 from MerryMage/cxxrtl-mul

cxxrtl: Implement chunk-wise multiplication

cxxrtl: avoid unused variable warning for transparent $memrd ports. NFC.

cxxrtl: Implement chunk-wise multiplication

Merge pull request #2158 from miek/sshr-sign-extension

cxxrtl: fix sshr sign-extension.

cxxrtl: fix sshr sign-extension.

Fix Verilator sim warnings: 1 BLKSEQ and 3 WIDTH

Merge pull request #2155 from whitequark/fix-wasm-wasi-sdk-11

kernel: guard include of signal.h more precisely

kernel: guard include of signal.h more precisely.

Upgrading to WASI SDK 11.0 caused the WASM build to fail because WASM
does not have signals. (Arguably Yosys was broken even before, it was
just broken silently.)

Merge pull request #2151 from whitequark/cxxrtl-fix-rzext

cxxrtl: fix rzext()

splitnets: Clean up pseudo-private member usage

splitnets: Slightly improve efficiency by avoiding some unnecessary lookups

Merge pull request #2145 from whitequark/cxxrtl-splitnets

cxxrtl: handle multipart signals

Merge pull request #2152 from whitequark/cxxrtl-always-inline

cxxrtl: always inline internal cells and slice/concat operations

cxxrtl: always inline internal cells and slice/concat operations.

This can result in massive reduction in runtime, up to 50% depending
on workload. Currently people are using `-mllvm -inline-threshold=`
as a workaround (with clang++), but this solution is more portable.

cxxrtl: fix rzext().

This was a correctness issue, but one of the consequences is that it
resulted in jumps in generated machine code where there should have
been none. As a side effect of fixing the bug, Minerva SoC became 10%
faster.

Merge pull request #2150 from whitequark/cxxrtl-elide-pmux

cxxrtl: elide $pmux cells

cxxrtl: elide $pmux cells.

On Minerva, this improves runtime by around 10%, mostly by ensuring
that the logic driving FFs is packed into edge conditionals.

Merge pull request #2149 from whitequark/cxxrtl-unbuffer-outputs

cxxrtl: unbuffer output wires of toplevel module

cxxrtl: annotate port direction as comments.

cxxrtl: unbuffer output wires of toplevel module.

Without unbuffering output wires of, at least, toplevel modules, it
is not possible to have most designs that rely on IO via toplevel
ports (as opposed to using exclusively blackboxes) converge within
one delta cycle. That seriously impairs the performance of CXXRTL.

This commit avoids unbuffering outputs of all modules solely so that
in future, CXXRTL could gain fully separate compilation, and not for
any present technical reason.

cxxrtl: simplify unbuffering of input wires.

This also fixes an edge case with (*keep*) input ports.

cxxrtl: handle multipart signals.

This avoids losing design visibility when using the `splitnets` pass.

intel_alm: fix DFFE matching

cxxrtl: expose RTLIL::{Wire,Memory}->start_offset in debug info.

splitnets: propagate (*hdlname*) and disambiguate via start_offset.

This allows reliably coalescing the split wires later.

Merge pull request #2141 from whitequark/cxxrtl-cxx11

cxxrtl: various compiler compatibility fixes

Merge pull request #2140 from whitequark/cxxrtl-aliases

cxxrtl: disambiguate values/wires and their aliases in debug info

cxxrtl: restore C++11 compatibility.

This is necessary to be able to build CXXRTL models via yosys-config.

cxxrtl: fix a few gcc warnings.

Fix formatting. NFC.

cxxrtl: disambiguate values/wires and their aliases in debug info.

With this change, it is easier to see which signals carry state (only
wire<>s appear as `reg` in VCD files) and to construct a minimal
checkpoint (CXXRTL_WIRE debug items represent the canonical smallest
set of state required to fully reconstruct the simulation).

Merge pull request #2134 from whitequark/cxxrtl-opt-debug

cxxrtl: introduce -Og optimization level

Merge pull request #2131 from YosysHQ/claire/preserveffs

Do not optimize away FFs in "prep" and Verific front-end

Merge pull request #2139 from YosysHQ/verific_missing_memory

verific - detect missing memory to prevent crash.

verific - detect missing memory to prevent crash.

cxxrtl: allow unbuffering without localizing.

Although logically two separate steps, these were treated as one for
historic reasons. Splitting the two makes it possible to have designs
that are only 2× slower than fastest possible (and are without extra
delta cycles) that allow probing all public wires.

cxxrtl: order -On levels as localize, elide instead of the reverse.

Historically, elision was implemented before localization, so levels
with elision are lower than corresponding levels with localization.
This is unfortunate for two reasons:
  1. Elision is a logical subset of localization, since it equals to
     not giving a name to a temporary.
  2. "Localize" currently actually means "unbuffer and localize",
     and it would be useful to split those steps (at least for
     public wires) for improved design visibility.

Fix tests/opt/opt_rmdff

This only passed before because "prep" was also running opt_rmdff

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Drive-by modernization in sat.cc

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

cxxrtl: factor out -noproc/-noflatten from -O.

Although these options can be thought of as optimizations, they are
essentially orthogonal to the core of -O, which is managing signal
buffering and scope. Going from -O4 to -O2 means going from limited
to complete design visibility, yet in both cases proc and flatten
are desirable.

Merge pull request #2112 from YosysHQ/claire/fix2040

Add latch detection for use_case_method in part-select write

Do not optimize away FFs in "prep" and Verific fron-end

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #2128 from whitequark/flatten-processes

flatten: accept processes

Merge pull request #2130 from whitequark/cxxrtl-fix-split_by

cxxrtl: fix two buggy split_by functions

cxxrtl: fix two buggy split_by functions.

flatten: accept processes.

RTLIL: add Module::addProcess, use it in Module::cloneInto. NFC.

Merge pull request #2126 from whitequark/cxxrtl-non-ext-logic-ops

cxxrtl: ignore cell input signedness when it is irrelevant

Merge pull request #2125 from whitequark/cxxrtl-fix-namespace

cxxrtl: add missing namespace

cxxrtl: ignore cell input signedness when it is irrelevant.

Before this commit, Verilog expressions like `x && 1` would result in
references to `logic_and_us` in generated CXXRTL code, which would
not compile. After this commit, since cells like that actually behave
the same regardless of signedness attributes, the signedness is
ignored, which also reduces the template instantiation pressure.

cxxrtl: add missing namespace.

Fixes #2124.

Merge pull request #2107 from whitequark/flatten-hdlname

flatten: preserve original object names

cxxrtl: fix format of hdlnames.

The CXXRTL code that handled the `hdlname` attribute implemented
outdated semantics.

flatten: preserve original object names via hdlname attribute.

flatten: only prepend $flatten once per wire.

RTLIL: use {get,set}_string_attribute in {get,set}_strpool_attribute.

The only difference in behavior is that this removes the attribute
when the pool becomes empty.

Merge pull request #2120 from whitequark/flatten-hygiene

flatten: make hygienic

flatten: make hygienic.

Before this commit, `flatten` matched the template objects with
the newly created objects solely by their name. Because of this,
it could be confused by code such as:

    module bar();
      $dff a();
    endmodule

    module foo();
      bar b();
      $dff \b.a ();
    endmodule

After this commit, `flatten` avoids every possible case of name
collision.

Fixes #2106.

Merge pull request #2121 from whitequark/cxxrtl-debug-aliases

cxxrtl: improve design visibility

cxxrtl: don't check immutable values for changes in VCD writer.

This commit changes the VCD writer such that for all signals that
have `debug_item.type == VALUE && debug_item.next == nullptr`, it
would only sample the value once.

Commit f2d7a187 added more debug information by including constant
wires, and decreased the performance of VCD writer proportionally
because the constant wires were still repeatedly sampled; this commit
eliminates the performance hit.

cxxrtl: emit debug information for constant wires.

Constant wires can represent a significant chunk of the design in
generic designs or after optimization. Emitting them in VCD files
significantly improves usability because gtkwave removes all traces
that are not present in the VCD file after reload, and iterative
development suffers if switching a varying signal to a constant
disrupts the workflow.

cxxrtl: track aliases in VCD writer.

This commit changes the VCD writer such that for all signals that
share `debug_item.curr`, it would only emit a single VCD identifier,
and sample the value once.

Commit 9b39c6f7 added redundancy to debug information by including
alias wires, and increased the size of VCD files proportionally; this
commit eliminates the redundancy from VCD files so that their size
is the same as before.

cxxrtl: emit debug information for alias wires.

Alias wires can represent a significant chunk of the design in highly
hierarchical designs; in Minerva SRAM, there are 273 member wires and
527 alias wires. Showing them in every hierarchy level significantly
improves usability.

Merge pull request #2085 from rswarbrick/select

Silence warning in select.cc and pass some more args by ref

Merge pull request #2089 from rswarbrick/modports

Simplify a modport check in hierarchy.cc

Merge pull request #2105 from whitequark/split-flatten-off-techmap

Split `flatten` from `techmap` and simplify it