litecores: add -Ob option to make.py (allow to build with yosys for example)

liteeth/phy: only use clk_freq for LiteEthPHYGMIIMII in autodetect

tools/flterm: replace int(a, 16) with int(a, 0) for --kernel-adr

tools/flterm.py: cleanup kernel-adr argument parsing

Use shutil rather then rm -rf command.

Use shell for globbing in clean.

All commands run should be checked.

tools/flterm.py: some cleanup and fix last frame data that was not transmitted

unwinder: update.

libdyld: add const qualifiers.

libbase: add const qualifiers.

libdyld: all ELF relocations may refer to the current object.

liteeth/phy: rename rgmii to s6rgmii since specific to Spartan6

Also remove autodetection support for RGMII. For it to work we would need to pass the device we are building for.

liteeth: add rgmii phy

sdram/phy/s6ddrphy: add DDR3 support

sdram/phy/initsequence: add burst chop 4 (BC4) for DDR3

This is needed for half rate controllers with burst length of 4.
For best efficiency quarter rate controllers should be used.

libunwind: build with -DNDEBUG.

dyld: style

libdyld: handle existing but undefined symbols during lookup.

libdyld: R_*_RELATIVE never specify a symbol.

libdyld: handle unaligned relocations.

unwinder: update.

libdyld: add support for R_OR1K_{NONE,32,GLOB_DAT}.

libbase: also pass exception PC and EA to exception handler.

libbase: downstream users should provide fprintf.

libdyld: fix dyld_lookup algorithm.

libdyld: fix DT_HASH address calculation.

software/common.mak: use PYTHON env var

Export _cache_init from crt0.S.

Implement a dynamic linker.

Update libunwind submodule.

bios/sdram: fix error_cnt computation in memtest

libbase: define intptr_t.

Enable ror, ffl1 and addc for OR1K.

Make sure the BIOS file ends on an aligned boundary.

If it does not, the address to which mkmscimg.py writes the CRC
and the address from which it is read could differ.

Don't build base libraries and BIOS with -fPIC after all.

mor1kx: enable ADDC, CMOV and FFL1 instructions

soc: increase default BIOS size

Merge branch 'master' of https://github.com/m-labs/misoc

update lm32 with "Switch to -fPIC" changes.

Pass -integrated-as to clang.

This avoids misdetection of target assembler by clang.

Update libbase/linker-sdram.ld with -fPIC support.

Switch to -fPIC.

Using -fPIC for everything allows to link the MiSoC static libraries
both into static images such as the BIOS as well as
into shared libraries.

Remove useless includes pulled in by libunwind.

These aren't used by libunwind in any configuration and
should be also removed in upstream.

Add libunwind.

Add a stub getenv() implementation.

This is not strictly necessary to build libunwind (it can
be built with -DNDEBUG), but it will be handy while it is
debugged.

It can be removed afterwards.

Add a stub pthread header.

The header implements only the pthread rwlock interface, which
never actually locks.

This is necessary to build libunwind.

Add headers for the dynamic linker interface.

These are required for libunwind to discover
the exception frame headers.

Add a stub C++ standard library.

This is necessary to build libunwind.

Add basic inttypes.h.

This is taken from glibc. Only PRI* definitions are imported;
functions are not.

Mark abort() as __attribute__((noreturn)).

Add support for fprintf(stderr, ...).

Don't use clang for anything except or1k.

common.mak: Pass -fexceptions to clang and clang++.

This results in generation of .eh_frame sections. These sections
can be discarded during final linking, or included if exception
handling is desired. For exception handling to work, all sources
must be built with -fexceptions.

common.mak: use clang/clang++ to compile C/C++ sources.

Note that -integrated-as is not active by default on OR1K,
so we're still shelling out to binutils to assemble.
It is not yet possible to build everything using -integrated-as.

common.mak: remove RANLIB.

`ranlib` is not necessary on any system we can possibly build for,
as it is superseded by `ar s` for the last ten years or so (at least).
Thus, change ar invocations to `ar crs`, also removing a `l` flag
that is ignored by binutils.

common.mak: remove AS.

$(AS) was never used: $(assemble) invokes the C compiler instead.
In case of LLVM, this will allow us to consistently use the LLVM
internal assembler for both inline assembly in C and assembly
sources; so, avoid ever invoking binutils as explicitly.

misoclib/com/uart: remove irq condition parameters and use "non-full" for tx irq, "non-empty" for rx irq.

An optimal solution for both sync and async mode is not easy to implement, it would requires moving CDC out of UART module and handling in the PHY with AsyncFIFO or minimal depth.
For now use the solution that works for both cases. We'll try to optimize that if we have performance issues.

misoclib: integrate mxcrg.py in mlabs_video target, remove others directory

we should also get rid of mxcrg.v (similar to what is done on papilio or pipstrello)

misoclib/com/uart: replace revered Migen FIFO function with specific _get_uart_fifo function for our use case.

litepcie/frontend/dma: group loop index and count in loop_status register (avoid 2 register reads)

misoclib/com/uart: cleanup and add irq condition parameters
- reintroduce RX/TX split (ease comprehension)
- use FIFO wrapper function from Migen.
- add tx_irq_condition and rx_irq_condition

litepcie/frontend/dma: add loop counter (useful to detect missed interrupts)

litepcie: use data instead of dat in dma_layout (allow use of migen.actorlib.packet modules on dma dataflow)

litepcie: use optional platform.misoc_path to add litepcie phy wrapper verilog files

We should eventually try to use python package_data or data_file for that.

uart: remove option to refill HW from uart_write

uart: support async phys

uart.c: rx overflow fix and tx simplification

* fixes the clearing of the rx ringbuffer on rx-overflow
* removes tx_level and tx_cts by restricting the ringbuffer
  to at least one slot empty
* agnostic of the details of the tx irq: works for uarts that
  generate tx interrupts on !tx-full or on tx-empty.
* only rx_produce and tx_consume need to be volatile

bios: add romboot

When firmware is small enough, it can be interesting to run code from an embedded blockram memory (faster and not impacted by memory controller activity).
It can also be a fallback option in case boot from flash failed.
To use this, define ROM_BOOT_ADDRESS and initialize the blockram with the firmware data.

make.py: use sys.path.insert(0...) to allow external designs to have specific targets derived from a base target

misoclib/video/dvisampler: add fifo_depth parameter

wishbone2lasmi: fix "READ_DATA" state

tools/flterm.py: fix kernel-adr support

liteeth/core: add with_icmp parameter

use sets for leave_out

liteeth/core/mac: adapt depth on AsyncFIFOs according to phy (reduce ressource usage with MII phy)

liteeth: small logic optimizations on mac (eases timings on spartan6)

software/bios: call eth_mode only if we have an ethernet mac (we don't need to call it when we have a hardware UDP/IP stack)

bios: show memtest command in help

soc: support constants without value

libcompiler-rt: add fixdfdi

flterm.py: use serial_for_url

litesata/example_designs: fix core generation (RAID introduced some changes on the PHY)

Merge pull request #14 from olofk/misc_fixes

Misc fixes

litesata/test: Add missing dependency on scrambler in bist_tb

litesata/example_designs: Add missing clock in phy instantiation

liteeth/example_designs: use new Keep SynthesisDirective

software/bios/sdram: flush dcache and l2 in memtest (otherwise we are partially testing the cache)

pipistrello: run at 83+1/3 MHz, cleanup CRG

liteeth/software: fix wishbone bridge

liteeth/example_designs: add false path between clock domains (speed up implementation) and use automatic PHY detection

liteeth/core/arp: fix table timer (wait_timer adaptation issue)

liteeth/core/arp: fix missing MAC address in ARP reply

software/libbase/system: fix flush_l2_cache

soc/sdram: add L2_SIZE constant and avoid declaring an empty flush_l2_cache function when L2_SIZE is not defined

indentation

soc/sdram: add capability to share L2 cache in multi-CPU SoCs

sdram: use wishbone cache as L2 cache and add optional L2 cache to Minicon

litesata: use 200MHz clock and SATA3 (6.0Gb/s) on all example designs: working :)

litesata/phy/k7: apply AR# 63869 to keep CDR in hold during SATA link initialization

self.rxelecidle is already filtered so the "20 USRCLK cycles before setting RXCDRHOLD to 1'b0" are respected.