backends/verilog: Try to preserve mem write port priorities.

mem/extract_rdff: Fix "no FF made" edge case.

When converting a sync transparent read port with const address to async
read port, nothing at all needs to be done other than clk_enable change,
and thus we have no FF cell to return.  Handle this case correctly in
the helper and in its users.

memory_bram: Reuse extract_rdff helper for make_outreg.

Also properly skip read ports with init value or reset when not making
use of make_outreg.  Proper support for matching those will land later.

verilog: fix case expression sign and width handling

- The case expression and case item expressions are extended to the
  maximum width among them, and are only interpreted as signed if all of
  them are signed
- Add overall width and sign detection for AST_CASE
- Add sign argument to genWidthRTLIL helper
- Coverage for both const and non-const case statements

sv: support remaining assignment operators

- Add support for: *=, /=, %=, <<=, >>=, <<<=, >>>=
- Unify existing support for: +=, -=, &=, |=, ^=

mem/extract_rdff: Add alternate transparency handling.

When extracting read register from a transparent port that has an
enable, reset, or initial value, the usual trick of putting a register
on the address instead of data doesn't work.  In this case, create soft
transparency logic instead.

When transparency masks land, this will also be used to handle ports
that are transparent to only a subset of write ports.

opt_mem: Add reset/init value support.

kernel/mem: Add model support for read port init value and resets.

Like wide port support, this is still completely unusable, and support
in various passes will be gradually added later.  It also has no support
at all in the cell library, so attempting to create a read port with
a reset or initial value will cause an assert failure for now.

mem/extract_rdff: Fix wire naming and wide port support.

memory_bram: Respect write port priority.

opt_mem_feedback: Respect write port priority.

kernel/mem: Add emulate_priority helper.

Add memory_narrow pass.

memory_share: Add wide port support.

opt_mem_feedback: Add wide port support.

memory_map: Add wide port support.

sim: Add wide port support.

Reject wide ports in some passes that will never support them.

kernel/mem: Add a Mem::narrow helper to split up wide ports.

kernel/mem: Emit support for wide ports in packed mode.

Since the packed cell doesn't actually support wide ports yet, we just
auto-narrow them on emit.  The future packed cell will add
RD_WIDE_CONTINUATION and WR_WIDE_CONTINUATION parameters so the
transform will be trivially reversible for proper serialization.

kernel/mem: Add model for wide ports.

Such ports cannot actually be created or used yet, this just adds the
necessary plumbing in the helper.  Subsequent commits will gradually
add wide port support to various yosys passes.

kernel/mem: Add priority_mask to model.

This is going to be used to store arbitrary priority masks in the
future.  Right now, it is not supported by our cell library, so the
priority_mask is computed from port order on helper construction,
and discarded when emitted.  However, this allows us to already convert
helper-using passes to the new model.

opt_mem_feedback: Rewrite feedback path finding logic.

Fixes #2766.

opt_mem_feedback: Convert to Mem helpers.

hashlib: Add a hash for bool.

Add a .mailmap file.

Merge pull request #2779 from YosysHQ/mwk/nuke-travis

Remove Travis CI.

Remove Travis CI.

It has been replaced by GitHub Actions, and travis-ci.org is shutting
down in a few days anyway.

backend/firrtl: Convert to use Mem helpers.

github actions: Test on several gcc and clang versions on Linux.

Fixes #2776.

memory_share: Use Mem helpers.

extract_rdff: Add initvals parameter.

This is not used yet, but will be needed when read port reset/initial
value support lands.

btor: Use is_mem_cell in one more place.

memory_share: Split off feedback path finding as a separate pass.

memory_share is actually three passes in a trenchcoat.  Split off the
one that has the least in common with the other two as a separate pass.

Add new helper class for merging FFs into cells, use for memory_dff.

Fixes #1854.

opt_mem: Remove write ports with const-0 EN.

Fixes #2765.

memory_memx: Use Mem helper.

kernel/rtlil: Extract some helpers for checking memory cell types.

There will soon be more (versioned) memory cells, so handle passes that
only care if a cell is memory-related by a simple helper call instead of
a hardcoded list.

kernel/mem: Add a check() function.

kernel/mem: defer port removal to emit()

memory_dff: Use Mem helper.

Run VS build on PRs and each push

Bump version

tests/blif: Add missing gitignore

Visual Studio build action

intel_alm: Fix illegal carry chains

Signed-off-by: gatecat <gatecat@ds0.me>

intel_alm: Add global buffer insertion

Signed-off-by: gatecat <gatecat@ds0.me>

intel_alm: Add IO buffer insertion

Signed-off-by: gatecat <gatecat@ds0.me>

Change the type of current_module to Module

The current_module global is needed so that genRTLIL has somewhere to
put cells and wires that it generates as it makes sense of expressions
that it sees. However, that doesn't actually need to be an AstModule:
the Module base class is enough.

This patch should cause no functional change, but the point is that
it's now possible to call genRTLIL with a module that isn't an
AstModule as "current_module". This will be needed for 'bind' support.

Use range-based for loop in AST::process

No functional change: just get rid of the explicit iterator and
replace (*it)-> with child->. It's even the same number of characters,
but is hopefully a little easier to read.

Add missing parameters for MULT18X18D and ALU54B to ECP5 techlib.

sv: check validity of package end label

blif: Use library cells' start_offset and upto for wideports.

Fixes #2729.

connect: Add -assert option, fix non-working sigmap.

Should be useful for writing tests.

opt_dff: Fix NOT gates wired in reverse.

Merge pull request #2738 from mdko/xilinx-blif

Fix use of blif name in synth_xilinx command

Fix use of blif name in synth_xilinx command

Merge pull request #2737 from YosysHQ/claire/fix2736

Remove duplicates from conns array in JSON front-end, fixes #2736

Remove duplicates from conns array in JSON front-end, fixes #2736

Merge pull request #2669 from YosysHQ/claire/ice40defaults

Add input default assignments to iCE40 cell library

Add default assignments to other SB_* simulation models

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Add default assignments to SB_LUT4

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

quicklogic: ABC9 synthesis

sf2: fix name of AND modules

Merge pull request #2724 from whitequark/flatten-rewrite-memwr-memid

flatten: rewrite memid in memwr actions

flatten: rewrite memid in memwr actions.

preproc: test coverage for #2712

equiv: Suggest running async2sync or clk2fflogic where appropriate.

See #2713.

verilog: revise hot comment warnings

abc9: uniquify blackboxes like whiteboxes (#2695)

* abc9_ops: uniquify blackboxes too

* abc9_ops: update comment

* abc9_ops: allow bypass for param-less blackboxes

* Add tests

abc9: fix SCC issues (#2694)

* xilinx: add SCC test for DSP48E1

* xilinx: Gate DSP48E1 being a whitebox behind ALLOW_WHITEBOX_DSP48E1

Have a test that checks it works through ABC9 when enabled

* abc9 to break SCCs using $__ABC9_SCC_BREAKER module

* Add test

* abc9_ops: remove refs to (* abc9_keep *) on wires

* abc9_ops: do not bypass cells in an SCC

* Add myself to CODEOWNERS for abc9*

* Fix compile

* abc9_ops: run -prep_hier before scc

* Fix tests

* Remove bug reference pending fix

* abc9: fix for -prep_hier -dff

* xaiger: restore PI handling

* abc9_ops: -prep_xaiger sigmap

* abc9_ops: -mark_scc -> -break_scc

* abc9: eliminate hard-coded abc9.box from tests

Also tidy up

* Address review

Bump version

preproc: Fix up conditional handling.

Fixes #2710.
Fixes #2711.

gha: trim macOS dependencies

- Only install needed dependencies rather than using Brewfile
- Remove brew update (recent enough formulae already baked in)
- Saves ~16 minutes in macOS CI

gha: combine jobs using matrix

rtlil: add const accessors for modules, wires, and cells

Merge pull request #2702 from modwizcode/patch-1

Clarify bugpoint documentation regarding output

Clarify bugpoint documentation regarding output

Bugpoint's current documentation does specify that the result of a run is stored as the current design,
however it's easy to skim over what that means in practice.

Add a documentation comment to explain specifically that an after bugpoint `write_xyz` pass is required to save
the reduced design.

ast: make design available to process_module()

rtlil: Fix process memwr roundtrip.

Fixes #2646 fallout.

Merge pull request #2696 from nakengelhardt/guidelines

split CodingReadme into multiple files

quicklogic: Add .gitignore file for test outputs.

json: Improve the "processes in module" message a bit.

split CodingReadme into multiple files

verilog: check entire user type stack for type definition

sv: allow typenames as function return types

Merge pull request #2681 from msinger/fix-issue2606

Fix check for bad std::regex

verilog: rebuild user_type_stack from globals before parsing file

This was actually a ticking UB bomb: after running the parser, the type
maps contain pointers to children of the current AST, which is
recursively deleted after the pass has executed. This leaves the
pointers in user_type_stack dangling, which just happened to never be a
problem due to another bug that causes typedefs from higher-level type
maps to never be considered.

Rebuilding the type stack from the design's globals ensures the AstNode
pointers are valid.

Add simple CI using github actions.

modtools: fix use-after-free of cell pointers in ModWalker

cell_inputs and cell_outputs retain cell pointers as their keys across
invocations of setup(), which may however be invalidated in the meantime
(as happens in e.g. passes/opt/share.cc:1432). A later rehash of the
dicts (caused by inserting in ModWalker::add_wire()) will cause them to
be dereferenced.

quicklogic: PolarPro 3 support

Co-authored-by: Grzegorz Latosiński <glatosinski@antmicro.com>
Co-authored-by: Maciej Kurc <mkurc@antmicro.com>
Co-authored-by: Tarachand Pagarani <tpagarani@quicklogic.com>
Co-authored-by: Lalit Sharma <lsharma@quicklogic.com>
Co-authored-by: kkumar23 <kkumar@quicklogic.com>

ast: Use better parameter serialization for paramod names.

Calling log_signal is problematic for several reasons:

- with recent changes, empty string is serialized as { }, which violates
  the "no spaces in IdString" rule
- the type (plain / real / signed / string) is dropped, wrongly conflating
  functionally different values and potentially introducing a subtle
  elaboration bug

Instead, use a custom simple serialization scheme.

Fix check for bad std::regex (fixes #2606)

Blackbox all whiteboxes after synthesis

This prevents issues like processes in whiteboxes triggering an error in
the JSON backend.

Signed-off-by: gatecat <gatecat@ds0.me>

bugpoint: add runner option

sv: carry over global typedefs from previous files

This breaks the ability to use a global typename as a standard
identifier in a subsequent input file. This is otherwise backwards
compatible, including for sources which previously included conflicting
typedefs in each input file.

verilog: fix buf/not primitives with multiple outputs

From IEEE1364-2005, section 7.3 buf and not gates:

> These two logic gates shall have one input and one or more outputs.
> The last terminal in the terminal list shall connect to the input of the
> logic gate, and the other terminals shall connect to the outputs of
> the logic gate.

yosys does not follow this and instead interprets the first argument as
the output, the second as the input and ignores the rest.

blackbox: Include whiteboxed modules

Signed-off-by: gatecat <gatecat@ds0.me>

Replace assert in get_reference with more useful error message

verilog: support module scope identifiers in parametric modules