change CSR class names (do not expose XXYYCSR to user)

host/driver: simplify

simplify code and use Sink/Source instead of records

host: remove cpuif (we use the one from MiSoC) and some clean up

simplify LiteScopeLA export (use vns from platform on atexit)

add hack to generate verilog with AsyncResetSynchronizer (FIXME)

add missings __init__.py

fix README

add LiteScopeLA example

add LiteScopeIO example

start refactoring and change name to LiteScope

revert  submodules/specials/clock_domains syntax

drivers: fix mask generation when using cond

simplify UART2Wishbone and add timeout

use new submodules/specials/clock_domains automatic collection

host/drivers: add possibility to pass cond dict to ease trigger pattern generation

add input pipe stage option

use new direct access on endpoints

uart2wishbone: fix missing payload.d

uart2wishbone: always use payload.d and not .d

fill __init__.py to simplify imports

mila: simplify usage

uart2wishbone: share UARTRX and UARTTX with MiSoC

mila: fixes when used without RLE

mila: add clk_domain support

an AsyncFIFO is inserted when clk_domain is not "sys" to enable capture from another clock domain.
sys_clk frequency need to be greater than clk_domain clock.

future possible improvement: automatic insertion of a converter when clk_domain frequency is
greater than sys_clk.

mila: simplify export

do some clean up

use new MiSoC UART with phase accumulators

this will allow to speed up MiLa reads

use verilog namespace to export mila configuration

uart2wishbone: disconnect rx line from shared pads when bridge is selected
(avoid CPU crash when we communicate with the bridge)

clean up

storage: use SyncFIFOBuffered to implement fifo in block ram

use new MiSoC fifo (no flush signal)

host: add support for various csr_data width (8 & 32 tested, but should work with others)

fix bit inversion on CSV/PY exports

create dump class and specific export functions, add python dictionnary export

host: split read/export and add csv export

uart2wishbone: add default baudrate

mila: add input pipe to ease timing

drivers: clean up / fixes

storage: simplify run length encoder...

fix uart selection when opening wishbone

change export format and simplify usage

move some functions in drivers and export layout in csv

simplify and clean up

storage: simplify recorder...

sim: fix tb_trigger_csr

README: update and point to misoc-de0nano examples

drivers: add genericity & prog_range_detector, prog_edge_detector methods

refactor code

uart2csr: add pads parameter

mila: test rle

mila: symplify usage

use custom Records instead of Sink/Source (semms easier, but will be reverted if not)

storage: add run length encoder

trigger: add range_detector / edge_detector

move trigger/recorder

com: add lm32 uart2wb bridge

clean up/ simplify

refactoring

use new migen API

simplify signals connexion

update README

adapt to new CSR API

add stb signal

adapt to mibuild & migen changes

add Run Length Encoding

remove doc (to be re-written)

simplify recorder

clean up

update driver api

clean up/fixes

fix uart2Csr and update miio example

update de0nano example/ remove de1 (wip)

Add uart2csr

get_registers --> get_registers_glue since it's conflicting with new Migen register automatic detection

adapt to migen changes

use mibuild for de1 example

use mibuild for de0_nano example

compiles but untested

doc: update

sim: update

examples: use miscope.bridges

move spi2csr to briges/spi2csr

examples: update & simplify

examples/../top: update

- reworking WIP

- fix timings.py

- update README...

- update README

- Update README

- Update README

adapt migScope to Migen changes

start MigLa Doc

update schematics

update doc

add Setup.py / .gitignore
start documentation

add test_MigLa_1 example : csr access analyzing

-add mask on Term

improve truthtable tool