cxxrtl: run `hierarchy -auto-top` if no top module is present.

In most cases, a CXXRTL simulation would use a top module, either
because this module serves as an entry point to the CXXRTL C API,
or because the outputs of a top module are unbuffered, improving
performance. Taking this into account, the CXXRTL backend now runs
`hierarchy -auto-top` if there is no top module. For the few cases
where this behavior is unwanted, it now accepts a `-nohierarchy`
option.

Fixes #2373.

Bump version

Merge pull request #2425 from whitequark/cxxrtl-meminit-constness

cxxrtl: don't assert on non-constant $meminit inputs

cxxrtl: don't assert on non-constant $meminit inputs.

Fixes #2129.

Merge pull request #2424 from whitequark/cxxrtl-multiple-drivers

cxxrtl: don't assert on wires with multiple drivers

cxxrtl: don't assert on wires with multiple drivers.

Fixes #2374.

Bump version

Merge pull request #2416 from QuantamHD/master

Adds support for defining abc location at runtime

Bump version

Update verific version

This patch adds support for defining the ABC location at runtime instead of at compile time. This is helpful in build systems like bazel which do not have stable locations for binaries or directories during the compilation phase.

This change should be backwards compatible with the existing behavior.

Bump version

xilinx: Fix attributes_test.ys

This test pretty much passes by accident — the `prep` command runs
memory_collect without memory_dff first, which prevents merging read
register into the memory, and thus blocks block RAM inference for a
reason completely unrelated to the attribute.

The attribute setting didn't actually work because it was set on the
containing module instead of the actual memory.

Bump version

nexus: Add make_transp to BRAMs

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #2403 from nakengelhardt/sim_timescale

sim -vcd: add date, version, and option for timescale

memory_dff: Fix needlessly duplicating enable bits.

When the register being merged into the EN signal happens to be a $sdff,
the current code creates a new $mux for every bit, even if they happen
to be identical (as is usually the case), preventing proper grouping
further down the flow.  Fix this by adding a simple cache.

Fixes #2409.

Bump version

btor: Use Mem helper.

smt2: Use Mem helper.

verilog_backend: Use Mem helper.

sim: Use Mem helper.

clk2fflogic: Use Mem helper.

opt_mem: Use Mem helpers.

memory_bram: Use Mem helpers.

memory_map: Use Mem helpers.

memory_unpack: Use Mem helpers.

memory_collect: Use Mem helpers.

memory_nordff: Use Mem helpers.

Add new helper structures to represent memories.

use strftime instead of put_time for gcc 4.8 compatibility

Bump version

Merge pull request #2405 from byuccl/fix_xilinx_cells

xilinx/cells_sim.v: Move signal declaration to before first use

Merge pull request #2404 from YosysHQ/claire/fixrpcargs

Fix argument handling in connect_rpc

Bump version

Move signal declarations to before first use

Signed-off-by: Jeff Goeders <jeff.goeders@gmail.com>

Fix argument handling in connect_rpc

Signed-off-by: Claire Xenia Wolf <claire@symbioticeda.com>

Merge pull request #2397 from daveshah1/nexus

synth_nexus: Initial implementation

wild guessing at the problem because it builds fine on my machines

sim -vcd: add date, version, and option for timescale

Bump version

Merge pull request #2398 from jakobwenzel/smtbmc-escape

smtbmc: escape identifiers in verilog testbench

synth_nexus: Initial implementation

Signed-off-by: David Shah <dave@ds0.me>

Bump version

extend verific library API for formal apps and generators

Bump version

opt_clean: Better memory handling.

Previously, `$memwr` and `$meminit` cells were always preserved (along
with the memory itself).  With this change, they are instead part of the
main cell mark-and-sweep pass: a memory (and its `$meminit` and `$memwr`
cells) is only preserved iff any associated `$memrd` cell needs to be
preserved.

smtbmc: escape identifiers in verilog testbench

Bump version

Update required Verific version

Bump version

Merge pull request #2396 from YosysHQ/claire/empty-param

Ignore empty parameters in Verilog module instantiations

Bump version

Ignore empty parameters in Verilog module instantiations

Fixes #2394

Signed-off-by: Claire Xenia Wolf <claire@symbioticeda.com>

Merge pull request #2378 from udif/pr_dollar_high_low

Added $high(), $low(), $left(), $right()

Merge pull request #2380 from Xiretza/parallel-tests

Clean up and parallelize testsuite

Update .gitignore

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #2395 from YosysHQ/sha1_if_contain_spaces

Use sha1 for parameter list in case if they contain spaces

Bump version

use sha1 for parameter list in case if they contain spaces

Fixed installation dir override for Python scripts

Bump version

Merge pull request #2393 from nakengelhardt/no_const_sensitivity

write_verilog: emit intermediate wire for constant values in sensitivity list

Merge pull request #2392 from YosysHQ/mmicko/hierarchy_fix

Validate parameters only when they are used

Bump version

add tests

write_verilog: emit intermediate wire for constant values in sensitivity list

Merge pull request #2386 from btut/fix/pyinstallpath

Fixed python installation path

Merge pull request #2387 from btut/fix/pythonWrappersCXXFlags

Use CXXFLAGS to enable pyosys specific code before generating wrappers

tests: add gitignores for auto-generated makefiles

Use CXXFLAGS to enable pyosys specific code before generating wrappers

The .pyh files were generated without the CXXFLAGS. This meant that code
marked by the WITH_PYTHON flag was excluded. This is fixed by adding the
flag in the rule for .pyh files.

Validate parameters only when they are used

Fixed python installation path

The path where python expects it's libraries seems to change from
operating system to operating system, but can be querried from the site
package.

Bump version

 xilinx: do not make DSP48E1 a whitebox for ABC9 by default (#2325)

* xilinx: eliminate SCCs from DSP48E1 model

* xilinx: add SCC test for DSP48E1

* Update techlibs/xilinx/cells_sim.v

* xilinx: Gate DSP48E1 being a whitebox behind ALLOW_WHITEBOX_DSP48E1

Have a test that checks it works through ABC9 when enabled

Merge pull request #2384 from nakengelhardt/fix_2383

switch argument order to work with macOS getopt

switch argument order to work with macOS getopt

Bump version

Merge pull request #2372 from nakengelhardt/name_is_public

add IdString::isPublic()

tests/simple: remove "nullglob" shopt

tests: Parallelize

tests: Centralize test collection and Makefile generation

Bump version

Merge pull request #2381 from YosysHQ/unsupported

Better error for unsupported SVA sequence

Better error for unsupported SVA sequence

Bump version

Merge pull request #2329 from antmicro/arrays-fix-multirange-size

Rewrite multirange arrays sizes [n] as [n-1:0]

Merge pull request #2330 from antmicro/arrays-fix-multirange-access

Fix unsupported subarray access detection

We can now handle array slices (e.g. $size(x[1]) etc. )

Fixed comments, removed debug message

Added $high(), $low(), $left(), $right()

use the new isPublic() in a few places

Bump version

Merge pull request #2369 from Xiretza/gitignores

Add missing gitignores for test artifacts

Bump version

add IdString::isPublic()

Merge pull request #2371 from whitequark/cxxrtl-debug-info

cxxrtl: expose port direction and driver kind in debug information

Bump version

cxxrtl: expose driver kind in debug information.

This can be useful to determine whether the wire should be a part of
a design checkpoint, whether it can be used to override design state,
and whether driving it may cause a conflict.

cxxrtl: improve handling of FFs with async inputs (other than CLK).

Before this commit, the meaning of "sync def" included some flip-flop
cells but not others. There was no actual reason for this; it was
just poorly defined.

After this commit, a "sync def" means that a wire holds design state
because it is connected directly to a flip-flop output, and may never
be unbuffered. This is not affected by presence of async inputs.