Rework indentation and add Wishbone tests

Add Wishbone interaction code

Fix Iverilog simulation

Generate ilang file

Build nMigen gateware in a specific folder

Remove LED code in CRG

Remove Minerva dependency

Applying #9044c10 changes in LiteDRAM (phy/ecp5ddrphy: use sys_rst instead of sys2x_rst as reset on primitives and do sys2x reset externally.)

Define simulation time as a parameter

Define PLL's PHASELOADREG input

Use -n option in vvp to enable CTRL+C

Fix PLL instanciation code for CRG simulation

Dump whole module

Fix DQSBUFM floating DYNDELAY

Set DRAM's CK_N to low

Fix autopep8 madness

Use BB instead of TRELLIS_IO

Fix CRG, revert to resetful sync domain

Set UART RX to 1'b1

Add -Wall to simulations

Add testbench for SoC simulation

Use FST instead of VCD

Exclude .fst files

Add DDRSoC simulation

Add gitignore for simulation folder

Fix PLL code

Add DRAM model

Fix typo

Add simulation code

Add README.md for gram tests

Add rddata_en, wrdata_mask tests

Add wrdata, wrdata_en tests to Phase Injector unit tests

Fix R/W permissions to the bare minimum

Set UART bridge SEL signals to 0xF

Add Wishbone read/write helpers

Use constants for CSR addresses

Add bank address test

Fix DFII testing, test address set

Add buggy test for DFII

Fix CSR issue in PhaseInjector (r_data used for reading host data)

Fix CSR issue in DFII (r_data used for reading host data)

Simply arbiter when there is only 1 request to arbitrate

Ensure we have at least one master

Only declare wants_zqcs signal if needed

Simplify connections from refreshers to IOs (not FSM state dependent anymore)

Refactor test code

Fix DFII bitfield constants

Fix public libgram header

Compile libgram as C99 code

Fix typo in GramWidth enum declaration

Fix ZQCSExecuter (set a signal to the proper size), and fix ba in both ZQCSExecuter, RefreshSequencer and RefreshExecuter

Refresher: fix a address size (fixes #14)

Remove shadowing statement

Replace bits_for with range

Remove code for hybrid formal proof, unused

Rollback to the ECP5 P/N used in ECPIX-5

Fix pinout

Use TRELLIS_IO instead of BB in ECP5 PHY

Update memtest code in libgram

Remove tests from gram.compat

Move tests to a dedicated folder

Add unit tests for delayed_enter

Add test case for delayed_enter

Use BB instance for bidirectionnal IOs

Remove lambdasoc dependency from UARTBridge

Rollback PHY changes, use raw pins

Partially fix the tristate IOs on DDR3 RAM

Fix oMigen cases and resource syntax

Fix old CSRStatus code

Fix variable read as an attribute

Update switch to nMigen syntax

Fix CSR attribute error

Fix CSR attribute error

Fix pin count error (related to #9)

Fix pin count error (related to #9)

Exclude contrib/ and libgram/ from package installation

Pulse trigger signal rather than continuous trigger in Timeline test

Add testing for Timeline elaboratable

Remove VCD files

Remove unused code

Reformulate GRAM_RW_FUNC section

Add example code for headless SoC

Allow libgram to run outside a SoC

Fix autopep8 madness

nMigen workaround: put default case at the end of the Switch

Include dash in compiler prefix variable

Fix clock signal for ECP5 PHY

Fix readout issue in Wishbone bridge (mentionned in #8)

Add while(1) loop to firmware

Expose native port directly

Fix default clock domain for gramNativePort

Fix autopep8 madness

Remove unused legacy attributes (fixes #3)

Add no_retiming attribute

Allow longer lines

Rename sys2x to sync2x

Remove unused code

Fix comparison value

Make memory test code more verbose

Fix write signal name for CSR (fixes #5)