Improve ezsat onehot encoding scheme

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Using LFSR counter for ezSAT::manyhot()

The only user of this API right now is the puzzle3d benchmark and
it sees a slight reduction in CNF size from this, but the performance
difference is within the noise of measurement on my system.

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1828 from YosysHQ/eddie/celltypes_speedup

kernel: share a single CellTypes within a pass

Merge pull request #1790 from YosysHQ/eddie/opt_expr_xor

opt_expr: optimise $xor/$xnor/$_XOR_/$_XNOR_ -s with constant inputs

Merge pull request #1789 from YosysHQ/eddie/opt_expr_alu

opt_expr: improve performance on $alu and $sub

Merge pull request #1844 from YosysHQ/dave/gen-source-loc

verilog: Add location info for generate constructs

Merge pull request #1852 from boqwxp/cleanup_synth_ice40

Fix indentation in `techlibs/ice40/synth_ice40.cc`.

verilog: Add location info for generate constructs

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1849 from boqwxp/cleanup_kernel_yosys

Clean up pseudo-private member usage in `kernel/yosys.cc`.

Merge pull request #1850 from boqwxp/cleanup_backends

Cleanup pseudo-private member usage and outdated `RTLIL::id2cstr()` in backends

Fix indentation in `techlibs/ice40/synth_ice40.cc`.

Update `RTLIL::id2cstr()` usage to `log_id`.

Merge pull request #1848 from YosysHQ/eddie/fix_dynslice

 ast: simplify to fully populate dynamic slicing case transformation

Clean up pseudo-private member usage in `backends/intersynth/intersynth.cc`.

Clean up pseudo-private member usage in `backends/blif/blif.cc`.

Clean up pseudo-private member usage in `backends/verilog/verilog_backend.cc`.

Clean up pseudo-private member usage in `backends/spice/spice.cc`.

Clean up pseudo-private member usage in `backends/edif/edif.cc`.

Clean up pseudo-private member usage in `backends/ilang/ilang_backend.cc`.

Clean up pseudo-private member usage in `kernel/yosys.cc`.

Merge pull request #1761 from YosysHQ/eddie/opt_merge_speedup

opt_merge: speedup

ast: simplify to fully populate dynamic slicing case transformation

Add dynamic slicing Verilog testcase

Merge pull request #1783 from boqwxp/astcc_cleanup

Clean up pseudo-private member usage in `frontends/ast/ast.cc`.

Merge pull request #1835 from boqwxp/cleanup_sat_expose

Clean up pseudo-private member usage in `passes/sat/expose.cc`.

Merge pull request #1832 from boqwxp/cleanup_passes_cmds_design

Clean up pseudo-private member usage in `passes/cmds/design.cc`.

Merge pull request #1786 from boqwxp/hierarchycc_cleanup

Clean up pseudo-private member usage in `passes/hierarchy/hierarchy.cc`.

Add explanatory comment about inefficient wire removal and remove superfluous call to `fixup_ports()`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Merge pull request #1831 from boqwxp/cleanup_sat_eval

Clean up pseudo-private member usage in `passes/sat/eval.cc`.

Merge pull request #1833 from boqwxp/cleanup_sat_freduce

Clean up pseudo-private member usage in `passes/sat/freduce.cc`.

Remove unused function parameter.

Simplify iterating over selected modules or cells.

Co-Authored-By: N. Engelhardt <nak@symbioticeda.com>

Replace `RTLIL::id2cstr()` with `log_id()`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Fix double deletion in `passes/hierarchy/hierarchy.cc`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Further clean up `passes/sat/eval.cc`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Further clean up `passes/sat/freduce.cc`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Clean up more in `passes/sat/expose.cc`.

Co-Authored-By: N. Engelhardt <nak@symbioticeda.com>

memory_share: fix stray brace

Code review fixes

Apply suggestions from code review

Co-Authored-By: Alberto Gonzalez <61295559+boqwxp@users.noreply.github.com>

Merge pull request #1811 from PeterCrozier/typedef_scope

Support module/package/interface/block scope for typedef names.

Merge pull request #1778 from rswarbrick/sv-defines

Add support for SystemVerilog-style `define to Verilog frontend

Explicit include of csignal

windows - there are no stopping signals

Clean up pseudo-private member usage in `passes/sat/expose.cc`.

Clean up pseudo-private member usage in `passes/sat/freduce.cc`.

Clean up pseudo-private member usage in `passes/cmds/design.cc`.

Clean up pseudo-private member usage in `passes/sat/eval.cc`.

Merge pull request #1607 from whitequark/simplify-simplify-meminit

ast: avoid intermediate wires/assigns when lowering to AST_MEMINIT

Inline productions to follow house style.

Add support for SystemVerilog-style `define to Verilog frontend

This patch should support things like

  `define foo(a, b = 3, c)   a+b+c

  `foo(1, ,2)

which will evaluate to 1+3+2. It also spots mistakes like

  `foo(1)

(the 3rd argument doesn't have a default value, so a call site is
required to set it).

Most of the patch is a simple parser for the format in preproc.cc, but
I've also taken the opportunity to wrap up the "name -> definition"
map in a type, rather than use multiple std::map's.

Since this type needs to be visible to code that touches defines, I've
pulled it (and the frontend_verilog_preproc declaration) out into a
new file at frontends/verilog/preproc.h and included that where
necessary.

Finally, the patch adds a few tests in tests/various to check that we
are parsing everything correctly.

Merge pull request #1815 from boqwxp/fix-ef-optimize

Fix solver output parsing for exists-forall optimization

Revert over-aggressive change to a more modest cleanup.

Do not change solver output parsing for non-exists-forall problems.

kernel: clear some more ShareWorker state

Merge pull request #1806 from YosysHQ/mwk/techmap-replace-fix

techmap: Fix cell names with _TECHMAP_REPLACE_.*

Skip reading stdout from the solver that if it isn't a line reading only "sat", "unsat", or "unknown".

Revert part of 0fda8308 from #1746 that broke other smtbmc flows

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Error duplicate declarations of a typedef name in the same scope.

Support module/package/interface/block scope for typedef names.

Merge pull request #1763 from boqwxp/issue1762

Closes #1762. Adds warnings for `select` arguments not matching any object and for `add` command when no modules selected

Do not warn on empty selection with prefixed `arg_memb`.

Co-Authored-By: N. Engelhardt <nak@symbioticeda.com>

Suppress warnings for empty `select` arguments when `-count` or `-assert-*` options are set.

Add tests for `select` command warnings.

Merge pull request #1803 from Grazfather/typedef

Support standard typedef grammar (Fixed)

Merge pull request #1805 from hofstee/master

fix typo in `write_smt2` help

techmap: Fix cell names with _TECHMAP_REPLACE_.*

Fixes #1804.

Merge pull request #1785 from boqwxp/mitercc_cleanup

Clean up pseudo-private member usage in `passes/sat/miter.cc`.

fix typo in `write_smt2` help

Warn on empty selection for `add` command.

Simplify was not being called for packages.  Broke typedef enums.

Build pkg_user_types before parsing in case of changes in the design.

Clear pkg_user_types if no packages following a 'design -reset-vlog'.

Revert typedef tests to standard grammar.

Parser changes to support typedef.

iopadmap: Attempt to give new wires/cells meaningful names

Merge pull request #1794 from YosysHQ/dave/mince-abc9-fix

ice40: Map unmapped 'mince' DFFs to gate level

Merge pull request #1795 from smunaut/fix_abc9_spram

ice40: Fix typos in SPRAM ABC9 timing specs

opt_expr: fix failing $xnor test

opt_expr: add failing $xnor test

ice40: Fix typos in SPRAM ABC9 timing specs

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Add test for abc9+mince issue

Signed-off-by: David Shah <dave@ds0.me>

ice40: Map unmapped 'mince' DFFs to gate level

Signed-off-by: David Shah <dave@ds0.me>

Simplify breaking tests/arch/*/fsm.ys tests

opt_expr: fix missing brace

xilinx: Mark IOBUFDS.IOB as external pad

opt_expr: add $xor/$xnor/$_XOR_/$_XNOR_ tests

opt_expr: extend to $xnor and $_XNOR_

opt_expr: optimise 1-bit $xor or $_XOR_ with constant input

Merge pull request #1788 from YosysHQ/eddie/fix_ndebug

Fix NDEBUG warnings

opt_expr: add $alu tests

opt_expr: remove redundant

opt_expr: optimise $sub when both A[i] and B[i] == 1'b1

opt_expr: optimise for identity $alu-s just like $add/$sub

fsm_extract: Initialize celltypes with full design.

Fixes #1781.

Merge pull request #1787 from YosysHQ/mmicko/lexer_deps

Add dependency to verilog_lexer.cc

Add one mode dependency

Fix NDEBUG warnings

Merge pull request #1774 from boqwxp/exec

Add `exec` command to allow running shell commands from inside Yosys scripts

Merge pull request #1775 from huaixv/asserts_locations

Add precise locations for asserts