top: connect dvisampler DMA IRQs

software/videomixer: use new DMA engine

dvisampler: new DMA engine (buggy)

cif: do not generate write function for CSRStatus

timer, uart: EventSourceLevel -> EventSourceProcess

dvisampler: mostly working, very basic and slightly buggy DMA

software/videomixer: send to framebuffer

another attempt at fixing clock routing issues

build.py: LOC clock generator components to limit breakage of the ISE shitware

build.py: support single DVI sampler

chansync: bugfix

tb: add chansync

dvisampler: connect sync polarity detection

dvisampler/chansync: fix FIFO width

software/videomixer: use new resdetection regs

dvisampler/resdetection: use DE instead of hsync

dvisampler: add sync polarity detection module (thanks Lars for suggestions)

dvisampler/decoding: hold C when DE=1

dvisampler: add RawDVISampler

dvisampler/datacapture: swap bit pairs

build: only add UCF constraints for the cores that are present

Remove unneeded file

software: put network code in a library

framebuffer: use DMA controller from Migen

Remove undriven reset signals

Tell the Xilinx crapware that DCM_CLKGEN does not phase align, as some (but not all) of the ISE tools remark.

Use the Migen asynchronous FIFO

minimac3: move psync

adc: double-register asynchronous inputs

milkymist/adc/__init__.py: CounterADC - simple counter-based ADC

This is a revised version of the counter-based ADC.

dvisampler/chansync: set synced to 0 when control tokens do not arrive at the same time

tftp.h, tftp.c: add tftp_put

tftp.c: use symbolic constant for block size

tftp.c (format_request): pass opcode as argument

tftp.c: use uintNN_t instead of "unsigned short", etc.

tftp.h, tftp.c (tftp_get): make "buffer" void and use unsigned char internally

tftp.c: make "packet_data" unsigned and optimize strcpy+strlen

tftp.c (rx_callback): simplify expressions containing unnecessary casts

tftp.c: use symbolic constants for protocol opcodes

microudp.c: avoid redundant accesses into multi-level structures

dvisampler/chansync: use Record.raw_bits()

dvisampler/clocking: insert DCM_CLKGEN before PLL

software/videomixer: use new csr.h

edid.py: sample SCL only every 64 clock cycles, to avoid bouncing

Possibly due to SCL rising fairly slowly (in the 0.5-1 us range),
bouncing has been observed while crossing the "forbidden" region
between Vil(max) and Vih(min).

By lowering the sample rate from once per system clock to once
every 64 clock cycles, we make sure we sample at most once during
the bounce interval and thus never see a false edge. (Although we
may see a rising edge one sample time late, which is perfectly
harmless.)

framebuffer: use new flow API

dfii: adapt to new Record API

Convert to new CSR API

framebuffer: larger counters

m1crg: reset VGA clock generator

framebuffer: process two pixels per system clock cycle

top: allocate one more ASMI port to framebuffer

m1crg: allow up to 150MHz pixel clock

crg: support VGA pixel clock reprogramming

Use new Mibuild generic_platform API

framebuffer: RGBA -> ARGB

fb: better ordering of pixels within ASMI words

Automatically build CSR access functions

software/include/base: C++ compatibility

software/common.mak: add C++ definitions

software/videomixer: report char position + detected resolution, detect phase at beginning

dvisampler: add resolution detection

dvisampler/charsync: report position

dvisampler/decoding: set C to 0 during data

dvisampler/charsync: fix found_control signal

software/stddef.h: c++ compat for NULL

dvisampler: clean up EDID data

dvisampler: decode before channel sync

dvisampler: decoding

dvisampler: channel synchronization

dvisampler: character synchronization

dvisampler/datacapture: deserialize to 10 bits

dvisampler/clocking: generate pix reset

software/videomixer: quick hack for phase detection

software: add videomixer base files

software/bios: change boot order

dvisampler: software controlled phase detector

dvisampler/clocking: proper pix5x reset synchronization

dvisampler: use pix5x as IODELAY clock

Use Instance.Input(..., ClockSignal/ResetSignal) instead of Instance.ClockPort/ResetPort

m1crg: set CLKIN_PERIOD for vga_clock_gen

dvisampler/datacapture: connect IODELAY IOCLK0

dvisampler/datacapture: fix tap counter reg

dvisampler: fixes

dvisampler: add clocking and phase detector

MultiReg: remove idomain

Use new ClockDomain API

software/bios: default length 4 for mr command

Instantiate DVI sampler core for both ports

dvisampler: add core, EDID support

build.py: use implicit get_fragment

Use automatic register naming

Use new module, autoreg and eventmanager Migen APIs

software/libcompiler-rt: add ctzsi2

lm32: update

m1crg: advance off-chip DDR clock phase

bios: print number of memory errors

build: support optional MMU

lm32: use submodule

Use new 'specials' API

corelogic -> genlib