Merge branch 'master' into mmicko/anlogic

Merge pull request #1421 from YosysHQ/eddie/pr1352

Add tests for ECP5 architecture (contd)

Merge branch 'master' into eddie/pr1352

Merge pull request #1420 from YosysHQ/eddie/pr1363

Add tests for Xilinx architecture (contd)

hierarchy - proc reorder

hierarchy - proc reorder

hierarchy - proc reorder

Make equivalence work with latest master

remove not needed top module

remove not needed top module

split muxes synth per type

Test dffs separetely

Split latches into separete tests

Fix formatting

Clean verilog code from not used define block

Removed alu and div_mod test as agreed, ignore generated files

Test per flip-flop type

Add -assert

Use built-in async2sync call as per #1417

Update mul test to DSP48E1

Update area for div_mod

Add comment for lack of tristate logic pointing to #1225

Move $x to end as 7f0eec8

adffs test update (equiv_opt -multiclock)

Fix div_mod test

Fix div_mod test

Fix div_mod test

Fix div_mod test

Fix div_mod test

Fix div_mod test

Add comment with expected behavior for latches,tribuf tests;Update adffs test

Fix latches.ys test

Remove xilinx_ug901 tests (will be moved to yosys-tests)

Add smoke tests to tests/xilinx

Add comments for unproven cells.

Add tests for Xilinx UG901 examples

Merge pull request #1450 from YosysHQ/clifford/fixdffmux

Fix handling of init attributes in peepopt dffmux pattern

Fix dffmux peepopt init handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Move GENERATE_PATTERN macro to separate utility header

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Disable left-over log_debug in peepopt_dffmux.pmg

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix parsing of .cname BLIF statements

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add .blackbox support to blif front-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1448 from YosysHQ/daveshah1-sv-experiments

Typedef support (with wrong syntax)

Merge pull request #1446 from YosysHQ/dave/ecp5-ioff

ecp5: Use IOLOGIC flipflops

Use "(id)" instead of "id" for types as temporary hack

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ecp5: Add ECLKBRIDGECS blackbox

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Add attrmvcp to copy syn_useioff to driving FF

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Set syn_useioff on IO FFs to enable packing

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1445 from YosysHQ/mwk/xilinx_ibufg

xilinx: Add simulation model for IBUFG.

xilinx: Add simulation model for IBUFG.

Revert "Add test that is expecting to fail"

This reverts commit c28d4b804720c2cf0086e921748219150e9631b5.

Revert "Be mindful that sigmap(wire) could have dupes when checking \init"

This reverts commit f46ac1df9f8847dac9d9851f2f948d93a1064ff1.

Merge pull request #1432 from YosysHQ/eddie/fix1427

Refactor peepopt_dffmux and be sensitive to \init when trimming

Merge pull request #1433 from YosysHQ/eddie/equiv_opt_async2sync

async2sync to be called by equiv_opt only when -async2sync given

Merge pull request #1437 from YosysHQ/eddie/abc_to_abc9

Rename abc_* names/attributes to more precisely be abc9_*

Merge pull request #1438 from YosysHQ/eddie/xilinx_dsp_comments

Add notes and comments for xilinx_dsp

Merge pull request #1439 from YosysHQ/eddie/fix_ice40_wrapcarry

Missing 'accept' at end of ice40_wrapcarry, spotted by @cliffordwolf

Missing 'accept' at end of ice40_wrapcarry, spotted by @cliffordwolf

Update README.md

Missed this

Add comment on why we have to match for clock-enable/reset muxes

Add note on pattern detector

Merge pull request #1436 from YosysHQ/mmicko/msvc_fix

Fixes for MSVC build

Add comment on why partial multipliers are 18x18

Add comments for xilinx_dsp_cascade

Improve comments for xilinx_dsp_CREG

Fix comment

Restore optimisation for sigM.empty()

Retry on fixing TODOs

Revert "Fix TODOs"

This reverts commit 8674a6c68d563908014d16671567459499c6dc99.

More comments, cleanup

Fix TODOs

Consistency

Add comments for xilinx_dsp

Fix typo in check_label()

Merge branch 'master' into eddie/abc_to_abc9

Add temporary `abc9 -nomfs` and use for `synth_xilinx -abc9`

Remove DSP48E1 from *_cells_xtra.v

Fix xilinx_dsp for unsigned extensions

Fix for SigSpec() == SigSpec(State::Sx, 0) to be true again

Add Const::{begin,end,empty}()

Rename abc_* names/attributes to more precisely be abc9_*

Panic over. Model was elsewhere. Re-arrange for consistency

Oops

Ohmilord this wasn't added all this time!?!

Add -async2sync to help text as per @daveshah1

Fixes for MSVC build

Cleanup and formating

split latches into separate checks

check muxes per type

check ff's separately

Cleanup top modules and not used defines

remove alu test

Merge branch 'SergeyDegtyar/anlogic' of https://github.com/SergeyDegtyar/yosys into mmicko/anlogic

Check latches type one by one

Removed top module where not needed

Test muxes synth one by one

Cleaned verilog code from not used defines

Check for MULT18X18D, since that is working now

Check flops one by one