k7ddrphy: decrease CAS latency to account for cmd/data flight time

k7ddrphy: suppress idiotic bitgen warning about ISERDES IOBDELAY parameter

targets/kc705: BIOS XIP

targets/ppro: reduce SPI flash clock frequency

targets/ppro: fix BIOS address

make.py: add set_flash_proxy_dir to flash-bios

targets/ppro: clean up indentation

k7ddrphy: fix read_latency (CL is 2 sys_clk since we use quarter rate)

k7ddrphy: set bitslip to 0 on ISERDESE2 (needed at least for sim)

k7ddrphy: add ODELAYE2 on dm path to match dq path (ODELAYE2 even configure with a delay of 0 generates a delay)

k7ddrphy: fix write_latency and take care of OSERDESE2 latency on oe

sdramphy/initsequence: fix and add format_mr0 function

k7ddrphy: add SERDES reset

lasmicon: fix reset_n level

flash_extra: use new programmer

make.py: do not use prog.needs_flash_proxy

mor1kx: sync

k7ddrphy: send rddata_valid on all phases

targets/kc705: integrate DDR3

bios/sdram: cleanup

bios/sdram: set ODT and RESET_N through DFII

dfii: drive ODT and RESET_N

lasmicon: drive ODT and RESET_N

lasmicon: add CWL to PHY settings

sdramphy/gensdrphy: fix rddata_en generation

sdramphy: initial K7 DDR3 support

sdramphy/bios: make sdrrd/sdrwr generic

sdramphy/initsequence: rewrite DDR3 initialization sequence

s6ddrphy: fix DFI interface data width computation

gensoc: add id for KC705

platforms/kc705: generate clocks for SDRAM

targets/ppro: use migen reset synchronizer

gensoc/cpuif: do not generate access functions for registers > 64 bits

targets/kc705: use PLL for clocking

mor1kx: sync

README: update

targets: add basic KC705

Keep only basic SoC designs in MiSoC

remove stale programmer.py

move programmer to mibuild

sdramphy: add init sequence for DDR3

Better UART baudrate generator, and testbench

This enables high speed (tested to 4Mbps) operation.

mor1kx: sync

style

crt-or1k: trim useless exception vectors

Merge branch 'master' of github.com:m-labs/misoc

Upgrade mor1kx. This fixes the UART bug that was due to IRQ 0 and 1 being non-maskable.

cpuif: remove limitations on csr data_width

make.py: add platform-option

libbase: remove crt during make clean

targets/simple: pass kwargs

crt0: remove macadress for or1k as well

bios/crt0.S: remove unused macaddr, add syscall handler stub

spiflash: redundant slice

programmer: make xc3sprog verbose

crt: add umoddi3

bios: remove references to 'DDR' SDRAM, as we also support SDR SDRAM

Use SDRAM on the Papilio Pro

Based on code by Robert Jordens

make.py: init bios memory in build-bitstream action otherwise it is not possible to run clean or build-csr-csv or build-headers without build-bios

gensdrphy: fix dm generation

gensdrphy: fix memtype and change phase shift in comments.

sdramphy: remove fixed parameters

bios: fill delay slot in boot_helper

targets/mlabs_video: pass with_memtest as kwargs

software: factorize exception_handler

bios: fix boot for or1k

Initial mor1kx (OpenRISC) support
Based on milkymist-ng-mor1kx by Stefan Kristiansson

fix minimac bases addresses

gensdrphy: clean up and implement data mask

make.py: add missing --csr_csv argument

gensdrphy: use 'dm' not 'dqm' (follow s6ddrphy and majority of platforms)

Refactor CRC tools

tools: replace mkmscimg with mkmscimg.py (mkmscimg.c was platform dependent)

define platform.soc_ext_path when --external argument is used (to use it to include verilog files in the external target)

simple: create PowerOnRst and use it (remove vendor-dependent code)

sdramphy: move and clean up s6ddrphy, add generic SDRAM PHY

programmer: add USBBlaster and use platform.bitstream_ext in make

make: add clean action

simplesoc: free LED

README: rewrap

update README

software/libcompiler-rt: adapt to new upstream directory organization

targets/simple: add dummy SDRAM + flash boot address

Add Python flasher

Generate mem.h from SoC description

Simplify use of external targets/platforms/cores + add default platform in targets

make.py: support setting flash proxy directory

bios: update banner

new action syntax for make.py + support xc3sprog

targets/simple: use XIP from SPI flash

dvisampler: replace parity with sof

targets/mlabs_video: use outer video inputs

videostream: add downscaler core + test

videostream: add single chopper

videostream: add compacter and packer

Refresh testbenches and convert to new API

downscaler: add chopper module

gensoc: support for user-defined UART and add default values for SRAM and L2 sizes

gensoc: use add_verilog_include_path

make.py: update description