X86: Implement PUNPCKLWD.

X86: Implement the versions of PUNPCKLBW that use XMM registers.

X86: Implement the MOVQ instruction.

X86: Implement the lfpimm microop.

X86: Implement the versions of MOVD that have an MMX source.

X86: Implement the versions of PUNPCKLBW that use MMX registers.

X86: Implement an unpack microop.

X86: Implement the versions of MOVD that have an MMX destination.

X86: Ignore the size part of XMM/MMX operands. The instructions know what they want.

X86: Use suffixes to differentiate XMM/MMX/GPR operands.

X86: Add microcode assembler symbols for mmx registers.

X86: Set up a media microop framework and create mov2int and mov2fp microops.

X86: Create base classes for use with media/SIMD microops.

X86: Turn the DIV and IDIV microcode into templates and generate all the variants.

X86: Remove some FIXMEs from IDIV that have been fixed.

X86: Turn the CMPXCHG8B microcode into a template and generate each variant.

Merge with head.

X86: Fix a bug introduced to IDIV in a recent attempt to fix another bug.

code_formatter: Add a python class for writing code generator templates

ply: add a base class called Grammar that encapsulates a ply grammar

orderdict: Use DictMixin and add orderdict to m5.util

python: Make it possible to import the parts of m5 that are pure python

ply: update PLY to version 3.2

Automated merge with ssh://hg@m5sim.org/m5

ruby: config bugfix

ruby/network data_msg_size bug fix with updated stats

merged Tushar's bug fix with public repository changes

Automated merge with ssh://hg@m5sim.org/m5

protocol: added recycle actions to MOESI DMA events

X86: Update the stats on the ruby x86 regressions for the new CMOVcc implementation.

X86: Implement the CMPXCHG8B/CMPXCHG16B instruction.

X86: Don't clobber the original dividend when doing signed divide.

X86: Decode byte sized singed divide as byte sized.

X86: Update the stats for the slightly lengthened cmov.

X86: Make not taken conditional moves leave the destination alone. Adjust CMOVcc.
The manuals from both AMD and Intel say that when writing to a 32 bit
destination in 64 bit mode, the upper 32 bits of the register are filled with
zeros. They also both say that the CMOV instructions leave their destination
alone when their condition fails. Unfortunately, it seems that CMOV will zero
extend its destination register whether or not it was supposed to actually do
a move on both platforms. This seems to be the only case where this happens,
but it would be hard to say for sure.

bug fix for data_msg_size in network/Network.cc

X86: (Re)Implemented SHRD.

X86: Implement SHLD.

X86: Implement shift right/left double microops.
This is my best guess as far as what these should do. Other existing microops
use implicit registers, mul1s and mul1u for instance, so this should be ok.
The microop that loads the implicit DoubleBits register would fall into one
of the microop slots for moving to/from special registers.

X86: Make the qaud width bswap instruction handle the fact that 32 bit operations zero extend.

X86: Use the right field when using legacy prefixes to distinguish instructions.

X86: Don't truncate the immediate parameter for the ENTER instruction.

X86: Adjust the various sizes used for the enter and leave instructions.

X86: Make scas compare its operands in the right order.

X86: Fix a copy/paste error for cmovnp.

fixed MOESI_CMP_directory bug

protocol: fixed MOESI_CMP_directory bug

ruby: better configuration assert message

merge

regression: updated stats

ruby: configuration supports multiple runs in same session

These changes allow to run Ruby-gems multiple times from the same
ruby-lang script with different configurations

protocol: made MI_example dma mapping generic

Merge with head.

X86: Make conditional moves zero extend their 32 bit destinations always.

X86: Fix condition code setting for signed multiplies with negative results.

X86: Make the check for negative operands for sign multiply more direct.

X86: Make sure immediate values are truncated properly.
Register values will be "picked" which will assure they don't have junk beyond
the part we're using. Immediate values don't go through a similar process, so
we should truncate them explicitly.

X86: Use the new forced folding mechanism for the SAHF and LAHF instructions.

X86: Fix the indexing for ah in byte division instructions.

X86: Fix the indexing for ah in byte multiply instructions.

X86: Let microops force folding an index into the high byte of a register.

X86: Handle rotate left with carry instructions that go all the way around or more.

X86: Set the flags on rotate left with carry instructions.

X86: Handle rotate right with carry instructions that go all the way around or more.

X86: Fix the overflow bit for rotate right with carry.

X86: Fix the computation of the bottom part of rotate right with carry.

X86: Fix the computation of the upper part of rotate right with carry.

X86: Set the flags for rotate right with carry instructions.

X86: Handle rotating right all the way around or more.

X86: Set the flags on a rotate right instruction.

X86: Make shifts/rotations that write to 32 bits of a register zero extend.

X86: Handle left rotations that go all the way around or more.

X86: Actually set the flags on a rotate left instruction.

X86: Fix the sar carry flag.

X86: Fix sign extension when doing an arithmetic shift right by 0.

X86: Fix the carry flag for shr.

X86: Fix the carry flag for shl.

X86: Fix how the parity flag is computed.
It's only for the lowest order byte, and I had the polarity wrong.

ruby: made mapAddressToRange based off a bit count

slicc: added MOESI_CMP_directory, DMA SequencerMsg, parameterized controllers

This changeset contains a lot of different changes that are too
mingled to separate.  They are:

1.  Added MOESI_CMP_directory

I made the changes necessary to bring back MOESI_CMP_directory,
including adding a DMA controller.  I got rid of MOESI_CMP_directory_m
and made MOESI_CMP_directory use a memory controller. Added a new
configuration for two level protocols in general, and
MOESI_CMP_directory in particular.

2.  DMA Sequencer uses a generic SequencerMsg

I will eventually make the cache Sequencer use this type as well.  It
doesn't contain an offset field, just a physical address and a length.
MI_example has been updated to deal with this.

3. Parameterized Controllers

SLICC controllers can now take custom parameters to use for mapping,
latencies, etc.  Currently, only int parameters are supported.

slicc: generate html by default

slicc: better error messages when the python parser fails

Merged with head.

X86: Fix segment override prefixes on instructions that use rbp/rsp and a displacement.

Automated merge with ssh://hg@m5sim.org/m5

X86: Set up the IDE device correctly, ie. with and using legacy ports.

IDE: Configure the IDE control to reflect the initial value of the command register.

X86: Fix the high result of mul1s, and removed undefined shifts from the mult microops.

Fix setting of INST_FETCH flag for O3 CPU.
It's still broken in inorder.
Also enhance DPRINTFs in cache and physical memory so we
can see more easily whether it's getting set or not.

Clean up some inconsistencies with Request flags.

Rename internal Request fields to start with '_'.
The inconsistency was causing a subtle bug with some of the
constructors where the params had the same name as the fields.
This is also a first step to switching the accessors over to
our new "standard", e.g., getVaddr() -> vaddr().

merge mips fix and statetrace changes

mips: fix ll/sc pairs working incorrectly because of accidental clobber of LLFLAG

regression: updated stats

compile: fix accidental conversion of == into =

ARM: Mul and mla ignore the c and v flags, but we were setting them to 1.

ruby: fixed clearStats

Statetrace: Make sure the current state is loaded to print the initial stack frame.
The early call to child->step() was removed earlier because it confused the
new differences-only protocol ARM sendState() was using. It's necessary that
that gets called at least once before attempting to print the initial stack
frame, though, because otherwise statetrace doesn't know what the stack
pointer is. By putting the first call to child->step() in a common spot, both
needs are met.

ARM: Fix an instruction in the cmpxchg kernel provided routine.
The instruction was encoded as a load instead of the intended store.

ARM: Get rid of a stray line in the set_tls handler.