tools/litex_sim: specify dram chip and data width via commandline

litex_sim used a single predefined DRAM chip, with this it is now
possible to specify which one to use with --sdram-module and also
its data bus width can be set using --sdram-data-width

build/xilinx/vivado: add pre_placement/pre_routing commands

cores/icap: add add_timing_constraints method

cores/dna: cleanup and add add_timing_constraints method

tools/litex_sim: cleanup/simplify

build/sim: add -Wl,--no-as-needed to LDFLAGS for Ubuntu 16.04 support (thanks kamejoko80)

targets: use mem_region.origin instead of mem_map definition (prepare for automatic mem_region allocation)

soc_core: add new alloc_mem/add_mem_region to allow automatic allocation of memory regions

With add_memory_region, user needs to provide the memory origin, which should not be needed since
could be retrieved from mem_map and prevent automatic allocation which is already possible for csr
and interrupts.

New add_mem_region method now allows both: defining the memory origin in mem_map (which will then
be used) or let the SoC builder automatically find and allocate a memory region.

cores/clock/xadc: ease DRP timings

Hard IP blocks are fixed in location, so long/deep combinational paths routing to multiple hard IP blocks can lead to timing closure problems.

XADC and MMCM DRPs currently have their DEN pins triggered by the ".re" output of a CSR. This is asynchronously derived from a fairly complicated set of logic that involves a logic path that goes all the way back through the cache and arbitration mechanisms of the wishbone bus. On more complex designs, this is leading to a failure of timing closure for these paths, because the hard IP blocks can be located in disparate portions of the chip which "pulls" the logic cluster in opposite directions in an attempt to absorb the routing delays to these IP blocks, leading to non-optimal placement for everything else and thus timing closure problems.

This pull request proposes that we add a pipeline delay on these critical paths. This delays the commit of the data to the DRP by one cycle, but greatly relieves timing because the pipeline register can be placed close to the cluster of logic that computes addresses, caching, and arbitration, allowing for the routing slack to the hard IP blocks to be absorbed by the path between the pipe register and the hard IP block.

In general, this shouldn't be a problem because the algorithm to program the DRP is to hit the write or read CSR, and then poll the drdy bit until it is asserted (so the process is already pretty slow). The MMCM in particular should have almost no impact, because MMCM updates are infrequent and the subsequent lock time of the MMCM is pretty long. The XADC is potentially more problematic because it can produce data at up to 1MSPS; but if sysclk is around 100MHz, adding 10ns to the read latency is relatively small compared to the theoretical maximum data rate of one every 1,000ns.

Note that the xadc patch requires introducing a bit of logic into the non-DRP path. This is because without explicitly putting an "if" statement around the logic, you fall back to the non-blocking semantics of the verilog operator, which ultimately leads to a pretty hefty combinational path. By having a default "if" that should get optimized out when DRP is not enabled, when the DRP path /is/ enabled the synthesizer knows it can safely push the async signal into a simple mux as opposed to worrying about enforcing the non-blocking operator semantics to get the desired result.

test/test_targets: limit max_sdram_size to 1GB

targets/nexys4ddr: fix typo

SoCSDRAM: set default max_sdram_size to 1GB (maximum we can map with current mem_map)

targets/kcu105: remove main_ram_size_limit

SoCSDRAM: rename main_ram_size_limit to max_sdram_size and make it a parameter of SoCSDRAM, expose SoCSDRAM parameters to user

build/lattice: add add_false_path_constraint method for API compatibility but false paths are not yet used/translated to .lpf file

soc/cores/uart: set rx_fifo_rx_we to True on UARTCrossover

soc/cores/uart: add rx_fifo_rx_we parameter to pulse rx_fifo.source.ready on rxtx register read.

When UARTCrossover is used over Etherbone, acking data directly with the read avoid the write/read round-trip
and speed up communication a lot (>10x).

cpu/vexriscv: use 32-bit signal for externalResetVector

targets/arty/genesys2: fix EthernetSoC/EtherboneSoC selection

targets/genesys2: add EtherboneSoC

platforms/de0nano: specify gpio for serial

targets: cleanup EthernetSoC

soc/interconnect/packet/Depacketizer: use both sink.valid and sink.ready to update sink_d, fix Etherbone regression on Arty.

targets/arty: add EtherboneSoC

targets/kcu105: update

test/test_targets: update

SoCCore: set default integrated_rom/ram_size to 0. For targets, defaults values are provided by soc_core_args.

SoCCore: use hex for integrated_rom/sram_size

Merge pull request #339 from gsomlo/gls-csr-cleanup

CSR Improvements and Cleanup

tools/litex_sim: use default integrated_rom_size

cores/uart/UARTInterface: remove connect method

soc_core: fix uart stub

bios/sdram: switch to updated CSR accessors, and misc. cleanup

Revert to treating SDRAM_DFII_PIX_[RD|WR]DATA CSRs as arrays
of bytes, but use the new uintX_t array accessors for improved
legibility, and to avoid unnecessary byteswapping.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

software, integration/export: rename and reimplement CSR accessors

Implement CSR accessors for all standard integer types and
combinations of subregister alignments (32 or 64 bit) and
sizes (i.e., csr_data_width 8, 16, or 32).

Rename accessors to better reflect the size of the register
being accessed, and correspondingly update the generation
of "csr.h" in "export.py".

Additionally, provide read/write accessors that superimpose arrays
of standard unsigned C types over a CSR register (which may itself
be spread across multiple subregisters).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu/vexriscv: revert mem_map_linux/main_ram

SoCCore: set integrated rom/sram size default values in soc_core_args and use it in targets

cpu/vexriscv/mem_map_linux: update main_ram to 0x40000000

targets/genesys2: update self.register_sdram

soc_sdram: add l2_data_width parameter to set minimal l2_data_width to improve DRAM accesses efficiency.

cores/uart: add UARTCrossover

cores/uart/UART: add stream interface (phy=None), add connect method and use this for UART Stub/Crossover.

A bridged/crossover UART can now just be created by:
- passing uart_name="stream" to SoCCore/SoCSDRAM.
- adding a crossover UART core to the design:

# UART Crossover (over Wishbone Bridge
from litex.soc.cores.uart import UART
self.submodules.uart_xover = UART(tx_fifo_depth=2, rx_fifo_depth=2)
self.add_csr("uart_xover")
self.comb += self.uart.connect(self.uart_xover)

gen/fhdl/verilog: fix signed init values

Merge pull request #338 from DurandA/master

Add optional 'ignore-loops' flag to nextpnr

cores/uart: rename BridgedUART to UARTEmulator and rework/simplify it. Also integrated it in SoCCore with uart_name="emulator"

Merge pull request #340 from xobs/bridged-uart

uart: add BridgedUart

uart: add BridgedUart

This version of the UART adds a second, compatible UART after
the first.  This maintians software compatibility, and allows a
program running on the other side of the litex bridge to act as
a terminal emulator by manually reading and writing the second
UART.

Signed-off-by: Sean Cross <sean@xobs.io>

Add optional 'ignore-loops' flag to nextpnr

bios/sdram: add memspeed

wishbone/Cache: avoid REFILL_WRTAG state to improve speed.

soc/cores/cpu: add riscv64-linux toolchain support for risc-v cpus.

Toolchain can be downloaded from https://toolchains.bootlin.com/

targets: sync with litex-boards

build/altera/quartus: allow multiple call of add_period_constraint if constraint is similar.

Similar to the changes already applied to Xilinx backend.

Merge pull request #337 from gregdavill/spi-flash

soc/cores/spi_flash: Don't tristate DQ2/DQ3 when bitbanging

soc/cores/spi_flash: Don't tristate DQ2/DQ3 when bitbanging

platforms/minispartan6: rename sd to sdcard and regroup data lines

platforms/nexys4ddr: add sdcard pins

build/lattice/trellis: use a single fonction to parse device

Merge pull request #336 from kbeckmann/trellis-speed

trellis: Pass speed argument to nextpnr

trellis: Pass speed grade argument to nextpnr

Merge pull request #331 from betrusted-io/xadc_mods

WIP: add support for DRP on XADC

soc/cores/xadc: define analog_layout and simplify analog_pads connections

bring back analog_pads specifier, remove reset conditions on VP

For the "P" side of the analog channels, actually, connecting
a digital line to them has "no meaning". The docs say that
either you connect an analog pin to a pad, or vivado "ties it off
appropriately". I wish it were the case that tying a pin to 0 or 1
would actually connect it to a power or ground, because it means
that even in unipolar mode you have to burn two pins to break out
the signal of interest *and* the ground reference analog pad
(I thought I could just connect it to "0" and the pin would be
grounded, but that doesn't happen -- it's just ignored if it's
not wired to a pad).

For the pad specifier, is it OK to leave it with an optional
argument of analog_pads=None? I tried assigning to the
self.analog property after instantiation, but this doesn't
seem to work, the default values are preferred. It looks like
if you don't want to do the analog_pads= optional argument
the other way to do it would be to add code on the instiating
module that tampers with the properties of the instance directly,
but I think that's sort of ugly.

Also, I noticed you stripped out the layout specifier for
the analog_pads. I thought it would be nice to provide that
in the file, so the caller doesn't have to infer what the
pad layout is by reading the code...what's the motivation for
removing that?

cpu/minerva: fix variant syntax warning

soc/core/xadc: cleanup, simplify and add expose_drp method - keep CSR ordering with older version, requested for software compatibility. - always enable analog capability (user will just not use it if not needed). - add expose_drp method (similar to clock.py) for cases where DRP is needed.

Merge pull request #332 from gsomlo/gls-csr-mem-sel

interconnect/csr_bus/SRAM: allow 64-bit alignment (on 64-bit CPUs)

interconnect/csr_bus/SRAM: allow 64-bit alignment (on 64-bit CPUs)

Similarly to how CSRBank subregisters are aligned to the CPU word
width (see commit f4770219f), ensure SRAM word_bits are also aligned
to the CPU word width.

Additionally, fix the MMPTR() macro to access CSR subregisters as
CPU word (unsigned long) sized slices.

This fixes the functionality of the 'ident' bios command on 64-bit
CPUs (e.g., Rocket).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

fix a couple bugs in the DRP readout path

I'm now getting data out via DRP. Still some TODOs, but
progress.

add support for DRP on XADC

The design is backward-compatible in functionality for users
who don't want to use DRP. That is, on power on, the XADC will
scan the supply and temperature and store them in CSRs.

If drp_enable is set, the scanning stops, and the XADC is now
controlled by the DRP bus.

Wher drp_enable is reset, the XADC may return to an auto-sample
mode, but only if the internal registers are configured to do this.
If you return to drp_enable without, for example, turning on
the continuous sequence and setting which channels to check,
the results will be unpredictable (mostly either it'll scan just
once and stop, or it'll not scan all the channels, depending on
the register settings).

At this point, the backward compatibility was confirmed in testing,
the DRP API is still a work in progress as the application this
is being developed for needs to support fun stuff like real time
sampling of signals to a buffer.

Down the road, this block may have to be modified again to support an
output FIFO, so we're not railing the CPU trying to do real time
sampling of ADC data. This will probably be added as a True/False flag
of some sort in the parameter list, because the FIFO will be expensive
as far as BRAM goes to implement and applications that don't need the
FIFO buffer can probably use that BRAM for better things.

cpu/microwatt: reorder sources, add comments

build/lattice/icestorm: increase similarities with trellis.

soc/integration/soc_core/SoCController: specify initial reset value of scratch register in description

soc/integration/soc_core/SoCController: rephrase CSR descriptions a bit

Merge pull request #330 from xobs/document-ctrl-timer0

Document CTRL and fix TIMER0 Documentation

cores: timer: clean up wording for timer documentation

This fixes some formatting errors with the timer documentation, such as
the lack of a space between the first and second sentences.  It also
fixes some grammar for documentation of various fields.

Signed-off-by: Sean Cross <sean@xobs.io>

soc_core: ctrl: document registers

This adds a small amount of documentation to the three registers present
inside the `CTRL` module.

Signed-off-by: Sean Cross <sean@xobs.io>

cores: timer: fix documentation formatting

The ReStructured Text used was not properly formatted, resulting in
confusing and broken output.  This corrects the output and lets it
format correctly when using sphinx.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/cores/clock: also allow margin=0 on iCE40PLL and ECP5PLL

Merge pull request #328 from betrusted-io/precise_clocks

add the possibility for a "precise" clock solution

add the possibility for a "precise" clock solution

If clocks and multipliers are planned well, we can have
a zero-error solution for clocks. Suggest to change < to <= in
margin comparison loop, so that a "perfect" solution is allowed
to converge.

build/microsemi/libero_soc: update add_period_constraint behavior when clock is already constrainted.

build/xilinx/vivado: update add_period_constraint behavior when clock is already constrainted.

build/lattice/icestorm/add_period_constraint: improve

- store period in ns.
- pass clocks to_build_pre_pack and do the convertion to MHz there.
- improve error message.

soc/integration/builder: avoid try/except on LiteDRAM import, just check if SoC has an sdram and do the import if so

Merge pull request #327 from zakgi/master

moving RAM offsets outside of CSR_ETHMAC define

Allow specifying the same clock constraint multiple times.

(As long as the clock values actually match.)

Allow LiteX builder to be used without LiteDRAM.

Improve the invalid CPU type error message.

build/xilinx/programmer: fix vivado_cmd when settings are sourced manually.

moving RAM offsets outside of CSR_ETHMAC define

Merge pull request #321 from gsomlo/gls-rocket-aximem-wide

cpu/rocket: variants with double (128b) and quad (256b) wide mem_axi

Merge pull request #319 from DurandA/feature-integer-attributes

Add integer attributes

cpu/rocket: variants with double (128b) and quad (256b) wide mem_axi

Various development boards' LiteDRAM ports may have native data
widths of either 64 (nexys4ddr), 128 (versa5g), or 256 (trellis)
bits. Add Rocket variants configured with mem_axi ports of matching
data widths, so that a point to point connection between the CPU's
memory port and LiteDRAM can be accomplished without any additional
data width conversion gateware.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #320 from gsomlo/gls-touch-up

Misc. Rocket and CSR cleanup

soc_core: csr_alignment assertions

Enforce the condition that csr_alignment be either 32 or 64 when
requested explicitly when initializing SoCCore().

Additionally, if a CPU is specified, enforce that csr_alignment be
equal to the native CPU word size (currently either 32 or 64), and
warn the caller if an alignment value *higher* than the CPU native
word size was explicitly requested.

In conclusion, if a CPU is specified, then csr_alignment should be
assumed to equal 8*sizeof(unsigned long).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu/rocket: access PLIC registers via pointer dereference

Since the PLIC is internal to Rocket, access its registers
directly via pointer dereference, rather than through the
LiteX CSR Bus accessors (which assume subregister slicing,
and are therefore inappropriate for registers NOT accessed
over the LiteX CSR Bus).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu/microwatt: add initial software support

Add integer attributes

Revert "gen/fhdl/verilog: allow single element verilog inline attribute"

This reverts commit b845755995a8517d8e0ffa86156fb5577201f7d4.

cpu/microwatt: add submodule

cpu/microwatt: set csr to 0xc0000000 (IO region)