Implement a memory in the bank simulator, check for R/W operations functionnality

Fix timings in simulation to prevent tDLLK errors

Add POR start/end logging in simsoc testbench

Make power-on delay signal synchronous

Fix formatting in headless example

Add test for SoC readout

Disable Assert statements until they are natively supported in nMigen

Comment buggy assertions

Add imports for Assert & Assume in FakePHY

Fix counter reset condition bug

Fix syntax in FakePHY assertions

Use assertions as a temporary replacement for Display statements

Remove unused BitFlip

Update build script to include software version

Add temporary code for SoC tests with FakePHY

Port FakePHY to nMigen

Match ECPIX-5 DRAM parameters in Micron's model

Import fake PHY from LiteDRAM (non functionnal ATM)

Fix styling

Add test case for AntiStarvation

Fix bugs in _AntiStarvation

Update memtest code

Remove useless variables in _Steerer, ensure command array has 4 elements

Make an Elaboratable out of the anti_starvation function

Add links to various docs that have been helpful

Drop YoWASP, build Yosys and SymbiYosys from source

Fix dram_model path in .gitattributes

Fix clock input

In Micron's DDR3 model code, the clock is delayed and recreated as diff_ck from
ck and ck_n. The clock is reconstituted by updating diff_ck on every positive edge
of ck and ck_n. Having ck_n set as 0 would mean diff_ck being equal to a constant 1.

cke => clk_en in SoC testbench

Update cke => clk_en in test

Fix code styling

Fix code styling

Replace cke with clk_en

Fix CRG PLL parameters (fixing #23)

Rename from cke to clk_en

Make RefreshTimer fully synchronous (#24)

Add write transactions in the simulation testbench

Reduce amount of combinatorial statements to improve frequency (#24)

Fix formal support in FHDLTestCase

Remove Diamond install script

Add SourceHut badge

Add .gitattributes file

Remove Diamond install as it only comes with models if activated

Use CRG parameters that actually work on hardware

Update CRG with parameters that work IRL

Invert condition in runsimcrg.sh

Remove remainings from TRELLIS_IO

Check if YOSYS env var is set and use it as YOSYS executable

Use Yosys from YoWASP

Fix permissions for simulation script

Add simulation script into SourceHut builds

Exclude DDRDLLA from tree

Ensure dramsync runs at 100Mhz, sync2x at 200Mhz

Remove DDRDLLA

Add build script for SourceHut

Add tests in DFI Injector for odt and reset signals

Check for additional signals in phase injector at t=0

Add DFI injector test case

Update simulation gitignore

Update gram simulation documentation

Add cleaning pass

Fix autopep8 madness

Rework CRG simulation

Externalize CRG into its own file

Add devel doc

Add test for Refresher

Refactor generic_test execution

Use spaces for indentation

Add tests for core/refresher.py

Removing reset=0 attribute as it is already the default choice in nMigen

Use reset signal from dramsync instead of sync

Make RefreshPostponer more similar to LiteDRAM's

Fix RefreshPostponer output stuck to 1

Flatten specific parts of the designs

Add missing command issue strobe for ZQ calibration

Remove PyYAML dependency

Fix register addresses, add missing command_issue strobe

Set names to prevent CSR/DomainRenamer incompatibility

Add DDRDLLA patch

Fix merge

Rework indentation and add Wishbone tests

Add Wishbone interaction code

Add Wishbone interaction code

Fix Iverilog simulation

Generate ilang file

Build nMigen gateware in a specific folder

Remove LED code in CRG

Remove Minerva dependency

Applying #9044c10 changes in LiteDRAM (phy/ecp5ddrphy: use sys_rst instead of sys2x_rst as reset on primitives and do sys2x reset externally.)

Define simulation time as a parameter

Define PLL's PHASELOADREG input

Use -n option in vvp to enable CTRL+C

Fix PLL instanciation code for CRG simulation

Dump whole module

Fix DQSBUFM floating DYNDELAY

Set DRAM's CK_N to low

Fix autopep8 madness

Use BB instead of TRELLIS_IO

Fix CRG, revert to resetful sync domain

Set UART RX to 1'b1