Can jump to and execute Debug ROM.

Connect with gdb, and the core will jump to Debug ROM and start
executing it. Then it crashes when it jumps to 0x400 because Debug RAM
isn't implemented (and doesn't live there anyway, for now).

Check in compiled debug ROM.

Not everybody will have a cross-compiled toolchain set up when they
build spike.

When gdb connects, jump to Debug ROM and segfault.

Add debug rom code.

Gutting direct-access gdb.

Add writing to DCSR, DPC, DSCRATCH.

Make those 3 CSRs writable.

Actually run the ebreak test.

Only halt on ebreak if a debugger is attached.

Test ebreak without gdb.

Currently this test fails.

Document attaching with gdb.

Add --gdb-port

It's necessary to be able to run multiple spikes at once on the same
box.

Do a better job checking CSR functionality.

Rename gdbserver-smoke.py to gdbserver.py.

It's not really a smoketest anymore.

Test 'info registers all' as well as 'info all-registers'

Minor cleanup.

Update regnum handling to match gdb CSR changes.

Forgot to add this source.

Treat warnings as errors.

The code compiles cleanly right now. Let's keep it that way.

Implement register writes.

Properly clean up spike.

Implement reading of CSRs.

Add some tests that pass and test something.

Flush icache when using swbps and report to gdb.

Add very basic 'make check'.

The existing stuff all assumes you're writing your tests in C++.

Make 'make check' not hang forever.

Software breakpoints seem to work.

Rewrite GPL'd code from OpenOCD.

Looks like single step works.

Add -H to start halted.

Implement binary memory write.

Also set the simulation running again when gdb disconnects.

Now you can halt/continue from gdb.

Register read looks sane now.

gdb can now read spike memory.

The endianness is wrong, but I think it might be that gdb doesn't have
it right. Need to investigate what architecture gdb thinks it's
debugging.

Hack to the point where gdb reads a register.

Listen on a socket for gdb to connect to.

So far it just listens, and gdb times out because it's not getting any
messages back.

Receive packets and verify their checksum.

Allow delegation of device interrupts

htif: catch proper store exception (#44)

The sim's debug_mmu will generate a trap_load_access_fault if the load
fails, not a trap_store_access_fault.  This doesn't materially affect
exection, but results in a nicer log message.

Some bugfixes for CSR reading and setting FS for fflags updates (#43)

* csrrc[i] and csrrs[i] don't write CSRs if rs/zimm == 0

* Dirty fp state when setting new fp exceptions

* Set FS to dirty for all non-zero fflags writes.

Merge pull request #42 from csail-csg/master

Removed devicetree.h from riscv.mk.in since it no longer exists

Removed devicetree.h from riscv.mk.in since it no longer exists

Added missing header files to riscv.mk.in

Merges #40

Add back IPI support

Remove MIPI; mip.MSIP bit is read-only

Remove tohost/fromhost registers

Initialize mtvec to DEFAULT_MTVEC

Remove SCRs; add padding after config string

Move much closer to new platform-M memory map

Reset vector is at 0x1000; below that is reserved for debug
Memory is at 0x80000000

Add --dump-config-string flag

Remove MTIME[CMP]; add RTC device

Split ERET into URET, SRET, HRET, MRET

Remove non-standard uarch CSRs

Allow configuration of default ISA with --with-isa

Update definition of base field in misa register

Fix up interrupt delegation

Add counter-enable registers

Use RV config string rather than FDT

WIP on priv spec v1.9

New definitions of misa/marchid/mvendorid

implement PUM functionality

sptbr now a holds a PPN, not an address

Return to interactive mode after a trap

Use simpler MTVEC scheme

Fix ERET bug

Zero-extend all CSR writes

This fixes an RV32 HTIF issue.

Fix ERET serialization strategy

It was screwing up the commit log.

Add autoconf check for little-endianness

Set default RV32 RAM size to 4 GiB - 256 MiB

This allows, by default, 256 MiB of addressable I/O space.

Serialize simulator on ERET

This guarantees interrupts will eventually be taken.

WIP on priv spec v1.9

Compile debug symbols

Mark SoftFloat routines static inline

This avoids duplicate definitions on some platforms.

Upgrade to latest SoftFloat

Actually refill ITLB on ITLB miss

oops.

Fix NaN propagation for fcvt

Remove hwacha support

Support for hwacha will continue on the ESP branch (see
https://github.com/ucb-bar/esp-isa-sim).

Use new NaN discipline

don't ignore data value when writing MIPI

fix help message

another osx clang compatability fix

C.ADDIW is reserved for rd=0

Generate device tree for target machine

Access FP regs through a macro

This makes it easier to hook into them.

Merge pull request #34 from zizztux/incorrect_int_reg_count

Fix incorrect upper limit for loop on interactive int register display.

Fix incorrect upper limit for loop on interactive int register display.

Fix histogram for RVC

No need to right-shift PC by 2.  It's a map, so this is a false economy.

Update to hopefully final RVC 1.9 encoding

Fix --dc flag

Resolves #33.

RVC encoding tweak

more work towards RVC 1.8

work towards rvc 1.8

clean up shift instruction implementation

Refactor memory access code; add MMIO support

Of course, it doesn't do anything yet.

Use enum instead of two bools to denote memory access type

commit log now correctly prints privilege

adopting convention of privilege at time of commit, not after commit

Zero-extend flw, fmv_s_x instructions

   - This makes Spike more consistent with its zero-extending behavior
     regarding other SP operations when placed into the 64b f-registers.

print out current privilege level (if commit log enabled)

print out commit log (if enabled) for all privilege levels

Simplify register_base_instructions

Initialize mstatus.prv1/prv2 to U, not S

This doesn't really matter, but it matches Rocket.

Support 'G' in ISA strings

It's the same as IMAFD.