require tcl-tk in Brewfile

Bump year in copyright notice

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Visual Studio build fix

Fix linking issue for new mxe and pthread

Fix yosys linking for mxe

New mxe hacks needed to support 2ca237e

Fix formatting for msys2 mingw build using GetSize

Update CHANGELOG

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1175 from whitequark/write_verilog-fix-case-attr-position

write_verilog: fix placement of case attributes

Update CHANGELOG

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1163 from whitequark/more-case-attrs

More support for case rule attributes

Merge pull request #1162 from whitequark/rtlil-case-attrs

Allow attributes on individual switch cases in RTLIL

Merge pull request #1159 from btut/fix/1090_segfault_cell_and_wire

Throw runtime exception when trying to convert inexistend C++ object to Python

Merge pull request #1147 from YosysHQ/clifford/fix1144

Improve specify dummy parser

Merge pull request #1154 from whitequark/manual-sync-always

manual: explain the purpose of `sync always`

Merge pull request #1153 from YosysHQ/dave/fix_multi_mux

memory_dff: Fix checking of feedback mux input when more than one mux

Fix read_verilog assert/assume/etc on default case label, fixes YosysHQ/SymbiYosys#53

Signed-off-by: Clifford Wolf <clifford@clifford.at>

autotest.sh to define _AUTOTB when test_autotb

Merge pull request #1146 from gsomlo/gls-test-abc-ext

tests: use optional ABCEXTERNAL when specified

Checkout yosys-0.9-rc branch of yosys-tests

Add missing CHANGELOG entries

Merge pull request #1139 from YosysHQ/dave/check-sim-iverilog

tests: Check that Icarus can parse arch sim models

Grr

Capitalisation

Make CHANGELOG clearer

Merge pull request #1143 from YosysHQ/clifford/fix1135

Add "pmux2shiftx -norange"

Add simcells.v, simlib.v, and some output

Add #1135 testcase

synth_xilinx -arch -> -family, consistent with older synth_intel

Merge pull request #1142 from YosysHQ/clifford/fix1132

Fix handling of partial covers in muxcover

Merge pull request #1138 from YosysHQ/koriakin/xc7nocarrymux

synth_xilinx: Add -nocarry and -nowidelut options

Copy tests from eddie/fix1132

Add "pmux2shiftx -norange", fixes #1135

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of partial covers in muxcover, fixes #1132

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Grrr

tests: Check that Icarus can parse arch sim models

Signed-off-by: David Shah <dave@ds0.me>

Fix spacing

Oops. Actually use nocarry flag as spotted by @koriakin

Merge pull request #1137 from mmicko/cell_sim_fix

Simulation model verilog fix

Simulation model verilog fix

synth_ecp5 rename -nomux to -nowidelut, but preserve former

Merge branch 'xc7nocarrymux' of https://github.com/koriakin/yosys into koriakin/xc7nocarrymux

Improve opt_clean handling of unused public wires

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve BTOR2 handling of undriven wires

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix segfault on failed VERILOG_FRONTEND::const2ast, closes #1131

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Do not clean up buffer cells with "keep" attribute, closes #1128

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Escape scope names starting with dollar sign in smtio.py

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add more ECP5 Diamond flip-flops.

This includes all I/O registers, and a few more regular FFs where it
was convenient.

Add testcase from #335, fixed by #1130

Merge pull request #1130 from YosysHQ/eddie/fix710

memory_dff: walk through more than one mux for computing read enable

Fix spacing

Move only one consumer check outside of while loop

Merge pull request #1129 from YosysHQ/eddie/ram32x1d

Add RAM32X1D support

Merge pull request #1075 from YosysHQ/eddie/muxpack

Add new "muxpack" command for packing chains of $mux cells

Walk through as many muxes as exist for rd_en

Add test

Add RAM32X1D support

Merge pull request #1124 from mmicko/json_ports

Add upto and offset to JSON ports

Merge remote-tracking branch 'origin/master' into eddie/muxpack

Add 'muxcover -dmux=<cost>' and '-nopartial' to CHANGELOG

Merge pull request #1108 from YosysHQ/clifford/fix1091

Add support for partial matches to muxcover

Cope with $reduce_or common in case

Add more tests

Fix testcase

Fix spacing

Add doc

Add more muxpack tests, with overlapping entries

Fix up ExclusiveDatabase with @cliffordwolf's help

Merge branch 'master' into eddie/muxpack

Fix json formatting

Add upto and offset to JSON ports

Merge pull request #1123 from mmicko/fix_typo

Fix json frontend loading upto

Replace "muxcover -freedecode" with "muxcover -dmux=cost"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix typo

Merge pull request #1085 from YosysHQ/eddie/shregmap_improve

Improve shregmap to handle case where first flop is common to two chains

Merge pull request #1122 from YosysHQ/clifford/jsonports

Added JSON upto and offset

Added JSON upto and offset

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1121 from YosysHQ/ecp5-ccu2c-inv

ecp5: Improve mapping of $alu when BI is used

ecp5: Improve mapping of $alu when BI is used

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1117 from bwidawsk/more-home

Add a few more filename rewrites

Merge pull request #1119 from YosysHQ/eddie/fix1118

Make genvar a signed type

Merge pull request #1116 from YosysHQ/eddie/fix1115

Sign extend unsized 'bx and 'bz values

Add "muxcover -freedecode"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix gcc invalidation behaviour for write_aiger

Improvements in muxcover

- Slightly under-estimate cost of decoder muxes
- Prefer larger muxes at tree root at same cost
- Don't double-count input cost for partial muxes
- Add debug log output

Missing a `clean` and `opt_expr -mux_bool` in test

Add test

Add support for partial matches to muxcover, fixes #1091

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Actually, there might not be any harm in updating sigmap...

Add comment as per @cliffordwolf

Add test

Make genvar a signed type

Add CHANGELOG entry

Extend sign extension tests

Maintain "is_unsized" state of constants

Revert "Fix sign extension when sign is 1'bx"

This reverts commit 0221f3e1c5b427678c5679027ee47ec7c0b8321d.

Add a few more filename rewrites

This now allows a full pipeline to work, something such as:
yosys -p "synth_ecp5 -json ~/work/fpga/prjtrellis/examples/ecp5_evn/blinky.v"

Otherwise, you will get something along the lines of:
ERROR: Can't open output file `~/work/fpga/prjtrellis/examples/ecp5_evn/blinky.v' for writing: No such file or directory

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

Remove leftover comment

Add test

Fix sign extension when sign is 1'bx