Tidy up, fix undriven

Add an index

$__ABC_REG to have WIDTH parameter

Fix DSP48E1 timing by breaking P path if MREG or PREG

Revert "Different approach to timing"

This reverts commit 41256f48a5f3231e231cbdf9380a26128f272044.

Different approach to timing

Fix width of D

Add mac.sh and macc_tb.v for testing

Suppress $anyseq warnings

Use ID() macro

Use (* techmap_autopurge *) to suppress techmap warnings

D is 25 bits not 24 bits wide

Merge remote-tracking branch 'origin/clifford/fix1381' into xc7dsp

When two boxes connect to each other, need not be a (* keep *)

Re-enable sign extension for C input

synth_xilinx to infer DSPs for Y_WIDTH >= 9 and [AB]_WIDTH >= 2

Tidy up synth_ice40, only restrict DSP_B_MINWIDTH=2

Do not perform width-checks for DSP48E1 which is much more complicated

Remove TODO as check should not be necessary

Revert index to select

Cleanup xilinx_dsp too

Refactor ce{mux,pol} -> hold{mux,pol}

Add HOLD/RST support for SB_MAC16

Add support for SB_MAC16 CD and H registers

Refactor ice40_dsp.pmg

Add more entries

Format macc.v

Add techmap_autopurge attribute, fixes #1381

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Cleanup

Use extractinv for synth_xilinx -ise

Added extractinv pass

Remove stat

Document (* gentb_skip *) attr for test_autotb

Merge remote-tracking branch 'origin/master' into xc7dsp

Merge pull request #1355 from YosysHQ/eddie/peepopt_dffmuxext

peepopt_dffmux -- bit optimisations for word level $dff + (enable/reset) $mux cells

Add doc on pattern detector for overflow

Merge remote-tracking branch 'origin/master' into xc7dsp

Fix copy-paste

Check overflow condition is power of 2 without using int32

Add .gitignore

Refine macc testcase

Mis-spell

Add pattern detection support for DSP48E1 model, check against vendor

Merge pull request #1379 from mmicko/sim_models

Added simulation models for Efinix and Anlogic

Add support for overflow using pattern detector

Separate dffrstmux from dffcemux, fix typos

make note that it is for latch mode

better lut handling

better handling of lut and begin/end add

Add "write_aiger -L"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix stupid bug in btor back-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1380 from YosysHQ/clifford/fix1372

Fix handling of range selects on loop variables

Fix handling of range selects on loop variables, fixes #1372

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1374 from YosysHQ/eddie/fix1371

Fix two non-deterministic behaviours that cause divergence between compilers

xilinx: Make blackbox library family-dependent.

Fixes #1246.

Merge pull request #1377 from YosysHQ/clifford/fixzdigit

Fix handling of z_digit "?" and fix optimization of cmp with "z"

Added simulation models for Efinix and Anlogic

Oops

Add `undef DSP48E1_INST

Add counter-example from @cliffordwolf

Revert "Make one check $shift(x)? only; change testcase to be 8b"

This reverts commit e2c2d784c8217e4bcf29fb6b156b6a8285036b80.

Spacing

Explicitly order function arguments

Fix D -> P{,COUT} delay

Add no MULT no DPORT config

Add support for MULT and DPORT

Use template specialisation

Revert "SigSet<Cell*> to use stable compare class"

This reverts commit 4ea34aaacdf6f76e11a83d5eb2a53ba7e75f7c11.

Refine diagram

Fix handling of z_digit "?" and fix optimization of cmp with "z"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1373 from YosysHQ/clifford/fix1364

Fix lexing of integer literals

Fix lexing of integer literals without radix

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add an ASCII drawing

Finish explanation

Rename to techmap_guard

Initial DSP48E1 box support

Set more ports explicitly

Merge remote-tracking branch 'origin/master' into xc7dsp

Grammar

static_assert to enforce this going forward

SigSet<Cell*> to use stable compare class

Merge pull request #1370 from YosysHQ/dave/equiv_opt_multiclock

Add equiv_opt -multiclock

Fix lexing of integer literals, fixes #1364

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add support for A1 and B1 registers

Raise a RuntimeError instead of AssertionError

Add AREG=2 BREG=2 test

Rename {A,B} -> {A2,B2}

Tidy up

Fix UB

Fix UB

Add PCOUT -> PCIN non-shifted cascading

Merge remote-tracking branch 'origin/eddie/peepopt_dffmuxext' into xc7dsp

Cope with presence of reset muxes too

Cleanup

Add more tests

Missing space

Make unextend a udata

Only display log message if did_something

Input registers to add DSP as new siguser to block upstream packing