sim: declare cores as interrupt-controllers for clint

bootrom: set a0 to hartid and a1 to dtb before boot

configstring: rename variables to dts

riscv: remove dependency on num_cores

bootrom: include compiled dtb

sim: create DTS instead of config string

sim: define emulated CPU clock rate to be 1GHz

autoconf: put location of 'dtc' into config.h

PUM -> SUM; expose MXR to S-mode

Simplify interrupt-stack discipline

https://github.com/riscv/riscv-isa-manual/commit/f2ed45b1791bb602657adc2ea9ab5fc409c62542

Implement mstatus.TW, mstatus.TVM, and mstatus.TSR

Don't overload illegal instruction trap in interactive code

Sv57 and Sv64 are not spec'd yet

New counter enable scheme

https://github.com/riscv/riscv-isa-manual/issues/10

serialize simulator on wfi

This improves simulator perf when a thread is idle, or waiting on HTIF.

Take M-mode interrupts over S-mode interrupts

permit MMIO loads to MSIP bit

Make HW setting of PTE A/D bits optional (by configure arg)

https://github.com/riscv/riscv-isa-manual/issues/14

Spike uarch needs TLB flush after SPTBR write

sfence.vm -> sfence.vma

Encode VM type in sptbr, not mstatus

https://github.com/riscv/riscv-isa-manual/issues/4

Also, refactor gdbserver code to not duplicate VM decoding logic.

Merge pull request #83 from bacam/gdb-protocol-fixes

Gdb protocol fixes

Fix interrupt delegation for coprocessors

For FMIN(sNaN, x) and FMIN(qNaN, qNaN), return canonical NaN

Resolves #76

Set xPIE=1 on xRET

Resolves #88.

Only allow SIP.SSIP to be toggled if the interrupt is delegated

Make SIP.STIP read-only

h/t Ron Minnich

See https://groups.google.com/a/groups.riscv.org/forum/#!topic/isa-dev/JV-Hj3W5Kw8

Comply with GNU coding standards.

Currently the DESTDIR variable is not used correctly which leads to
bogus RUNPATH entries.

https://www.gnu.org/prep/standards/html_node/DESTDIR.html

Only read exception flag in gdb register read/write. (#85)

The flag is 32 bits, and if we read 64/128 bits then we get fragments of
S1 too and can accidentally send an error.  Fixes #84.

Fix gdb communication error (#82)

Remove extra gdb protocol responses on register writes

Fix gdb protocol register read of S0

Use correct format codes for reg_t and size_t

Fixes 32-bit build.

Fix single stepping over faulting instructions. (#80)

Reuse the ebreak constants in encoding.h.

Added comments about the modified Duff's Device in execute.cc (#77)

Fix 32-bit host portability bug

Ensure that g++ knows it is building a PCH (#75)

It seems that g++ 5.4 doesn't realize that it is building a precompiled
header unless you pass it -x c++-header.

AMOs should always return store faults, not load faults

This commit also factors out the common AMO code into mmu_t.

Make reading/writing fpu regs work.

Temporarily turn them on in mstatus if necessary.

Minor code cleanup.

Check for exception after register write.

Check for exception after reading a register.

Fix error message.

It was erroneously complaining that gdb sent too much data even when it
wasn't.

Increase gdb receive buffer.

Newer gdbs send larger memory write packets when downloading.
Also improve error reporting when gdb sends packets that don't fit in
the buffer.

Don't force load trigger timing to After

Allow the CSR writer to make the choice.

@timsifive @colinschmidt this fixes the failing rv64mi-p-breakpoint test.

Don't die when gdb thinks XLEN is 64 but it's 32.

Instead, just give gdb what it asks for.
Also when gdb does a register write, let the user know that it's likely
misconfigured and tell them how to fix it.

This is probably as well as issue #72 can be fixed in spike.

Return an error to gdb when memory reads fail. (#71)

Update trigger behavior. (#70)

M-mode writes to tdata1 with dmode set are ignored instead of raising an
exception.
Add the same behavior for tdata2.

restore clang support by fixing printf identifiers

allow MAFDC bits in MISA to be modified

Remove generic debug tests. (#65)

They live in riscv-tests/debug now, since they also test gdb, and can be
used to test other targets besides spike.

Merge pull request #62 from riscv/trigger

Implement address and data triggers.

Merge branch 'master' into trigger

Conflicts:
riscv/encoding.h
riscv/processor.cc

Rebuild debug ROM because CSR encoding changed.

Support triggers on TLB misses.

Theoretically support trigger timing.

Rename tdata[0-2] to tdata[1-3].

Add timing bit (but it doesn't do anything).
Implement dmode bit.

Save/restore tselect. Set dmode.

Fix indent.

Rename tdata0--tdata2 to tdata1--tdata3.

Add (degenerate) performance counter facility

Allow reads from tdrdata registers

partially update spike to newer debug spec

Fix spike interactive (-d) mode

remove HWBPCOUNT field of DCSR

Implement address and data triggers.

So far I only have testcases for instruction and data address.
Not implemented is the mechanism that lets the debugger prevent a user
program from using triggers at all. I'll be adding that soonish.

The critical path is unchanged, but my experimenting shows the
simulation is slowed down about 8% by this code. Reducing the size of
trigger_match() (which is never called during my benchmark) fixes that,
but making it not be inlined has no effect. I suspect the slowdown comes
from cache alignment or something similar, and on a different CPU or
after more code changes the speed will come back.

Allow mstatus.MPP to store bad values; instead, validate on MRET

Either approach is legal, but this more closely matches Rocket.

remove old rvc directory (#61)

Add support for virtual priv register. (#59)

Users can use this register to inspect and change the privilege level of
the core. It doesn't make any assumptions about the actual underlying
debug mechanism (as opposed to having the user change DCSR directly,
which may not exist in all debug implementations).

Set U bit in misa register

Make address translation work in 32-bit. (#58)

Fix single step over csrw instructions. (#57)

csrw instructions instantly return if the PC isn't serialized. Take note
of this, and don't enter debug mode until the instruction we just
executed actually completed.

Don't treat RVC NOP as illegal instruction

Fix page table walker not respecting valid bit

Update to new PTE format

Remove debug printf that was cluttering up output.

Disassemble RVC instructions based on XLEN

The interpretation of RVC opcodes depends on XLEN, and the disassembler
always assumed RV32.

h/t Michael Clark

Make gdbserver code work with small Debug RAM.

Support debugging 32-bit spike instances.

Parameterize debug ROM contents on XLEN

Remove fence.i from debug ROM

Don't use I$ in debug mode

This avoids the need for fence.i.

Remove legacy HTIF; implement HTIF directly

Fix paddr_bits computation prior to VM setup

Merge sasid into sptbr

Trap on tdrdata registers when tdrselect[XLEN-1]=0

make check: Fail if the tests failed

Fix 2 bugs in Debug ROM: (#52)

1. Debug ROM wasn't actually writing 0xffffffff to the last word in
Debug RAM after an exception happened.
2. Fix a race where debug interrupts were cleared before that write
would have happened, so a debugger (gdbserver.cc in this case) might get
the wrong idea about whether an exception happened or not.

Why wasn't this wreaking havoc before?

Add degenerate HW breakpoint implementation

Keep DCSR_XDEBUGVER unsigned.

Minor usability improvements (#48)

* spike_main/disasm.cc: Print unknown CSR numbers in hex

* interactive mode: Print "Unknown command" when appropriate

DCSR cause was moved, bug debug ROM wasn't updated

As a result Debug ROM would always take the spontaneous halt code path.
This didn't hurt spike since (so far?) the spike debug handler doesn't
attempt to do anything quick while code is running. But now the ROM is
more correct.

Fix 'make check' when run from build directory.

Fix build when not building inside root directory

Add gitignore

Move sethaltnot and cleardebint.

Now it matches Krste's memory map.

New encoding.h for new CSR addresses.

Move cleardebint, per spec.

Use .word for mret, for now.

The current assembler doesn't seem to know it?