write_verilog: write RTLIL::Sa aka - as Verilog ?.

Currently, the only ways (determined by grepping for regex \bSa\b) to
end up with RTLIL::Sa in a netlist is by reading a Verilog constant
with ? in it as a part of case, or by running certain FSM passes.
Both of these cases should be round-tripped back to ? in Verilog.

Merge pull request #1168 from whitequark/bugpoint-processes

Add support for processes in bugpoint

Merge pull request #1169 from whitequark/more-proc-cleanups

A new proc_prune pass

Merge pull request #1163 from whitequark/more-case-attrs

More support for case rule attributes

Merge pull request #1162 from whitequark/rtlil-case-attrs

Allow attributes on individual switch cases in RTLIL

Merge pull request #1167 from YosysHQ/eddie/xc7srl_cleanup

Cleanup synth_xilinx SRL inference, make more consistent

proc_prune: promote assigns to module connections when legal.

This can pave the way for further transformations by exposing
identities that were previously hidden in a process to any pass that
uses SigMap. Indeed, this commit removes some ad-hoc logic from
proc_init that appears to have been tailored to the output of
genrtlil in favor of using `SigMap.apply()`. (This removal is not
optional, as the ad-hoc logic cannot cope with the result of running
proc_prune; a similar issue was fixed in proc_arst.)

proc_prune: new pass.

The proc_prune pass is similar in nature to proc_rmdead pass: while
proc_rmdead removes branches that never become active because another
branch preempts it, proc_prune removes assignments that never become
active because another assignment preempts them.

Genrtlil contains logic similar to the proc_prune pass, but their
purpose is different: genrtlil has to prune assignments to adapt
the semantics of blocking assignments in HDLs (latest assignment
wins) to semantics of assignments in RTLIL processes (assignment in
the most specific case wins). On the other hand proc_prune is
a general purpose RTLIL simplification that benefits all frontends,
even those not using the Yosys AST library.

The proc_prune pass is added to the proc script after proc_rmdead,
since it gives better results with fewer branches.

bugpoint: add -assigns and -updates options.

proc_clean: add -quiet option.

This is useful for other passes that call it often, like bugpoint.

Merge pull request #1166 from YosysHQ/eddie/synth_keepdc

Add "synth -keepdc" option

Merge branch 'master' of github.com:YosysHQ/yosys

Clarify script -scriptwire doc

Add synth -keepdc to CHANGELOG

Clarify 'wreduce -keepdc' doc

Add synth -keepdc option

Merge pull request #1164 from YosysHQ/eddie/muxcover_mux2

Add muxcover -mux2=cost option

Merge pull request #1160 from ZirconiumX/cyclone_v

synth_intel: Warn about untested Quartus backend

Update muxcover doc as per @ZirconiumX

atoi -> stoi

Add muxcover -mux2=cost option

verilog_backend: dump attributes on SwitchRule.

This appears to be an omission.

proc_mux: consider \src attribute on CaseRule.

verilog_backend: dump attributes on CaseRule, as comments.

Attributes are not permitted in that position by Verilog grammar.

genrtlil: emit \src attribute on CaseRule.

Allow attributes on individual switch cases in RTLIL.

The parser changes are slightly awkward. Consider the following IL:

    process $0
      <point 1>
      switch \foo
        <point 2>
        case 1'1
          assign \bar \baz
          <point 3>
          ...
        case
      end
    end

Before this commit, attributes are valid in <point 1>, and <point 3>
iff it is immediately followed by a `switch`. (They are essentially
attached to the switch.) But, after this commit, and because switch
cases do not have an ending delimiter, <point 3> becomes ambiguous:
the attribute could attach to either the following `case`, or to
the following `switch`. This isn't expressible in LALR(1) and results
in a reduce/reduce conflict.

To address this, attributes inside processes are now valid anywhere
inside the process: in <point 1> and <point 3> a part of case body,
and in <point 2> as a separate rule. As a consequence, attributes
can now precede `assign`s, which is made illegal in the same way it
is illegal to attach attributes to `connect`.

Attributes are tracked separately from the parser state, so this
does not affect collection of attributes at all, other than allowing
them on `case`s. The grammar change serves purely to allow attributes
in more syntactic places.

synth_intel: Warn about untested Quartus backend

Merge pull request #1159 from btut/fix/1090_segfault_cell_and_wire

Throw runtime exception when trying to convert inexistend C++ object to Python

Throw runtime exception when trying to convert a c++-pointer to a
python-object in case the pointer is a nullptr to avoid a segfault.

Fixes #1090

Merge pull request #1156 from YosysHQ/eddie/fix_abc9_unknown_cell

 write_xaiger to treat unknown cell connections as keep-s

Merge pull request #1147 from YosysHQ/clifford/fix1144

Improve specify dummy parser

Fix tests/various/specify.v

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Some cleanups in "ignore specify parser"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1154 from whitequark/manual-sync-always

manual: explain the purpose of `sync always`

write_xaiger to treat unknown cell connections as keep-s

Add test

Merge pull request #1150 from YosysHQ/eddie/script_from_wire

Add "script -select [selection]" to allow commands to be taken from wires

manual: explain the purpose of `sync always`.

Merge branch 'eddie/script_from_wire' into eddie/xc7srl_cleanup

Merge pull request #1153 from YosysHQ/dave/fix_multi_mux

memory_dff: Fix checking of feedback mux input when more than one mux

Update test for Pass::call_on_module()

Use Pass::call_on_module() as per @cliffordwolf comments

Update test too

script -select -> script -scriptwire

memory_dff: Fix checking of feedback mux input when more than one mux

Signed-off-by: David Shah <dave@ds0.me>

Fix read_verilog assert/assume/etc on default case label, fixes YosysHQ/SymbiYosys#53

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Space

Move CHANGELOG entry from yosys-0.8 to 0.9

Merge branch 'master' into eddie/script_from_wire

Move abc9 from yosys-0.8 to yosys-0.9 in CHANGELOG

Merge branch 'master' of github.com:YosysHQ/yosys

Comment out invalid syntax

Cleanup SRL inference/make more consistent

install *_nowide.lut files

Merge pull request #1149 from gsomlo/gls-1098-abcext-fixup

Make abc9 pass aware of optional ABCEXTERNAL override

Merge branch 'master' into eddie/script_from_wire

autotest.sh to define _AUTOTB when test_autotb

Try command in another module

Add to CHANGELOG

Support ability for "script -select" to take commands from wires

Add test

Replace log_assert() with meaningful log_error()

Remove peepopt call in synth_xilinx since already in synth -run coarse

Make abc9 pass aware of optional ABCEXTERNAL override

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Add missing CHANGELOG entries

Fix spacing

Merge pull request #1098 from YosysHQ/xaig

"abc9" pass for timing-aware techmapping (experimental, FPGA only, no FFs)

Add test from #1144, and try reading without '-specify' flag

Add generic __builtin_bswap32 function

Also fix write_aiger for UB

Fix more potential for undefined behaviour due to container invalidation

Update synth_ice40 -device doc to be relevant for -abc9 only

Disable boxing of ECP5 dist RAM due to regression

Add write address to abc_scc_break of ECP5 dist RAM

Fix DO4 typo

Merge pull request #1146 from gsomlo/gls-test-abc-ext

tests: use optional ABCEXTERNAL when specified

Improve specify dummy parser, fixes #1144

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1046 from bogdanvuk/master

Optimizing DFFs whose initial value prevents their value from changing

tests: use optional ABCEXTERNAL when specified

Commits 65924fd1, abc40924, and ebe29b66 hard-code the invocation
of yosys-abc, which fails if ABCEXTERNAL was specified during the
build. Allow tests to utilize an optional, externally specified
abc binary.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Reduce diff with upstream

Extraneous newline

Remove noise from ice40/cells_sim.v

Refactor for one "abc_carry" attribute on module

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Do not use Module::remove() iterator version

Remove redundant doc

Remove &retime when abc9 -fast

Cleanup abc9.cc

Undo iterator based Module::remove() for cells, as containers will not
invalidate

Add help for "-sat" option inside opt_rmdff. "opt" can pass "-sat" too

Fix memory leak when one of multiple DFF cells is removed in opt_rmdff

When there are multiple DFFs and one of them is removed, its reference lingers
inside bit2driver dict. While invoking handle_dff() function for other DFFs,
this broken reference is used isnside sat_import_cell() function.

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #1139 from YosysHQ/dave/check-sim-iverilog

tests: Check that Icarus can parse arch sim models

Merge remote-tracking branch 'origin/master' into xaig

Grr

Capitalisation

Make CHANGELOG clearer

Merge pull request #1143 from YosysHQ/clifford/fix1135

Add "pmux2shiftx -norange"

Merge remote-tracking branch 'origin/master' into xaig

Add warning if synth_xilinx -abc9 with family != xc7