lib.io: add a name argument to the Pin constructor.

build.dsl: style. NFC.

build: add DSL for defining platform resources.

back.verilog: allow stripping the src attribute, for cleaner output.

compat.fhdl.specials: fix Tristate, TSTriple.

* fix TSTriple instance.
* TSTriple, Tristate: tag as Elaboratable

compat.fhdl.specials: fix Tristate.

compat.fhdl.specials: fix TSTriple.

hdl.ir: rework named port handling for Instances.

The main purpose of this rework is cleanup, to avoid specifying
the direction of input ports in an implicit, ad-hoc way using
the named ports and ports dictionaries.

While working on this I realized that output ports can be connected
to anything that is valid on LHS, so this is now supported too.

Remove examples/tbuf.py.

This example predates the plans for nmigen.build, and indeed
get_tristate and TSTriple no longer exist.

hdl.ir: detect elaboratables that are created but not used.

Requres every elaboratable to inherit from Elaboratable, but still
accepts ones that do not, with a warning.

Fixes #3.

back.rtlil: emit `nmigen.hierarchy` attribute.

Fixes #54.

hdl.ast: improve tests for exceptional conditions.

hdl.ast: accept Signals with identical min/max bounds.

And produce a 0-bit signal.

Fixes #58.

back.rtlil: only expand legalized values in Array/Part context on RHS.

Otherwise the following code fails to compile:

    index = Signal(1)
    array = Array(range(2))
    with m.If(0 == array[index]):
        m.d.sync += index.eq(0)

Fixes #51.

hdl.rec: implement Record.connect.

Fixes #31.

back.rtlil: allow record slices on LHS.

hdl.rec: fix slicing of records.

hdl.xfrm: handle classes that inherit from Record.

lib.io: rework TSTriple/Tristate interface to use pin_layout/Pin.

hdl.ast: fix some type checks.

hdl.xfrm: allow using FragmentTransformer on any elaboratable.

Fixes #29.

hdl: remove deprecated get_fragment() and lower() methods.

hdl.ast: handle a common typo, such as Signal(1, True).

test_sim: add missing add_process().

Fixes #43.

lib.cdc: add optional reset to MultiReg, and document its use cases.

back.rtlil: fix off-by-one in Part legalization.

Fixes #52.

hdl.rec: separate record and signal name with __, not _.

This makes names of signals within records less ambiguous, in case
they themselves have underscores within them.

hdl.ast: fix typo.

Fixes #49.

examples.por: fix typo

lib.fifo: register GrayEncoder output before CDC.

Without this register, static hazards in the encoder could cause
multiple encoder output bits to toggle, which would be incorrectly
sampled by the 2FF synchronizer.

Reported by @Wren6991.

tracer: factor out get_var_name(default=).

hdl.rec: remove __slots__.

Left in by mistake.

setup.py: constrain Python version

Installation should be constraint to supported Python versions, using `python_requires`,
refer to [1] for details.

[1] https://packaging.python.org/guides/distributing-packages-using-setuptools/#python-requires

hdl.ir: raise a more descriptive error on non-elaboratable object.

back.rtlil: accept ast.Const as cell parameter.

hdl.ast: fix ValueKey for Cat.

compat.fhdl.module: fix typo.

compat.fhdl.specials: fix __all__ list.

compat.genlib.resetsync: add shim for AsyncResetSynchronizer.

compat.fifo: fix _FIFOInterface deprecation wrapper.

lib.cdc: add ResetSynchronizer.

back.pysim: support async reset.

back.pysim: give better names to unnamed fragments and their signals.

Was: top.#0, top.None_clk
Now: top.U0, top.U0_clk

(U for Unnamed, or similarly, an unit refdes.)

examples: update for newer API.

back.rtlil: accept any elaboratable, not just fragments.

compat: suppress deprecation warnings that are internal or during test.

test.compat: reenable tests converting to Verilog.

compat.sim: fix deprecated stdlib import.

hdl.ir: rename .get_fragment() to .elaborate().

Closes #9.

test.compat: import tests from Migen as appropriate.

test_signed and test_coding are adjusted slightly to account for
differences in comb propagation between the simulators; we might want
to revert that eventually.

hdl.ast: fix shape calculation for *.

This was carried over from Migen, and is wrong there too.
Counterexample: 1'sd-1 * 4'sd-4 = 4'sd-4 (but should be 5'sd4).

back.pysim: fix behavior of initial cycle for sync processes.

The current behavior was introduced in 65702719, which was a wrong
fix for an issue that was actually fixed in 12e04e4e. This commit
effectively reverts 65702719 and 1782b841.

lib.fifo: in FIFOInterface.read(), check readable on the right cycle.

compat.genlib.fifo: adjust _FIFOInterface shim to not require fwft=.

lib.fifo: fix typo in AsyncFIFO documentation.

lib.fifo: add AsyncFIFO and AsyncFIFOBuffered.

back.pysim: wake up processes before ever committing any values.

Otherwise, the contract of the simulator to sync processes is not
always fulfilled.

compat.genlib.cdc: add missing import.

compat.genlib.cdc: add GrayCounter and GrayDecoder shims.

lib.coding: add GrayEncoder and GrayDecoder.

Unlike the Migen ones, these are purely combinatorial.

lib.coding: add width as attribute to all coders.

lib.fifo: use memory in the FIFO model.

This is unfortunately more complicated, but results in a much faster
proof.

lib.fifo: use model equivalence to simplify formal specification.

This is unfortunately slow, and should probably be using theory
of arrays.

hdl.ast: implement shape for modulo operator.

hdl.ast: add Value.implies.

hdl.xfrm: mark internal registers used in lowering Sample().

doc: update COMPAT_SUMMARY.

fhdl.specials: add compatibility shim for Tristate.

lib.fifo: fix simulation read/write methods to take only one cycle.

compat.genlib.fifo: add aliases for SyncFIFO, SyncFIFOBuffered.

lib.fifo: formally verify FIFO contract.

hdl.ast: give Assert and Assume their own src_loc.

This helps with patterns like `Assert(fsm.ongoing("IDLE"))`, which
would otherwise point into nMigen internals.

back.rtlil: only emit each AnyConst/AnySeq cell once.

These are semantically like signals, not like constants.

cli: add missing default for `generate`

lib.fifo: add basic formal specification.

hdl.ast: allow sampling ClockSignal, ResetSignal.

hdl.ast: add Past, Stable, Rose, Fell.

formal: extract from toplevel module.

The nMigen formal language is about to get *much* larger and will
keep growing faster than the rest of nMigen language, so it makes
good sense to extract it. Further, this makes it easier to qualify
formal keywords like `formal.AnyConst()` without directly importing
hdl.ast.

hdl.xfrm: add SampleLowerer.

hdl.ast: add Sample.

lib.fifo: port sync FIFO queues from Migen.

hdl.ast: fix naming of Signal.like() signals when tracer fails.

back.rtlil: slightly nicer naming for $next signals. NFC.

back.rtlil: rename \sig$next to $next$sig.

These used to serve a useful purpose being public, back when the RTLIL
backend was immature. Not anymore; now they merely clutter up views
in gtkwave and so on.

Travis: install SymbiYosys and Yices2.

In preparation for adding formal tests.

Unbreak 655d02d5.

back.rtlil: Generate $anyconst and $anyseq cells.

hdl.xfrm: Add on_AnyConst and on_AnySeq abstract methods for ValueVisitor and children.

hdl.ast: Add AnyConst and AnySeq value types.

README: add LambdaConcept sponsorship

lib.io: pass pin to platform.get_tristate().

hdl.ir: allow explicitly requesting flattening.

lib.io: lower to platform-independent tristate buffer.

hdl: make ClockSignal and ResetSignal usable on LHS.

Fixes #8.

hdl.dsl: cases wider than switch test value are unreachable.

In 3083c1d6 they were erroneously fixed via truncation.

hdl.dsl: accept (but warn on) cases wider than switch test value.

Fixes #13.

back.pysim: handle non-driven, non-port signals.

Fixes #20.

back.verilog: better error message if Yosys is not found.

Fixes #17.

back.verilog: remove undriven check.

This check no longer finds bugs and is prone to false positives.
Instead, we should do integration tests on the entire stack, from
fragments to Verilog.

Fixes #23.

Give the top level scope a name to fix VCD hierarchy.