soc/interconnect/axi: wishbone address shift is not always 2, make it generic

soc/interconnect/wishbone: allow setting adr_width (default to 30)

soc/interconnect/axi/AXI2Wishbone: add buffer on axi command to be sure command is accepted before response is sent

build/sim: update tapcfg

Merge pull request #176 from gsomlo/gls-ulong-addr

software: use "unsigned long" for address values, also 8-byte alignment

software: use "unsigned long" for address values, also 8-byte alignment

Enable future support for 64-bit CPU models.

test/test_targets: comment bad variant tests for now

soc/interconnect/axi: add burst support to AXI2Wishbone

soc/interconnect/axi: add capabilities to AXIBurst2Beat and simplify/optimize

integration/soc_core: use cpu name as cpu-type for all cpus (mor1kx was instanciated with or1k)

Keep or1k retro-compatibility for now but add a warning

build/tools: add deprecated_warning

cpu_interface: default to gcc for all cpus unless told otherwise (mor1kx default was clang)

cpu: use property methods to return name, endianness, gcc triple/flags, linker output format

cpu: integrate nmigen version of Minerva, add submodule

Updating documents from LiteX BuildEnv Wiki

fix vexriscv build

Merge pull request #175 from mithro/cpu-docs

Standardizing `cpu_variants` and adding lots of documentation

Adding testing of cpu variants.

Work with no `cpu_variant` provided.

Updating documents from LiteX BuildEnv Wiki

Updating documents from LiteX BuildEnv Wiki

Standardize the `cpu_variant` strings.

Current valid `cpu_variant` values;
 * minimal  (alias: min)
 * lite     (alias: light, zephyr, nuttx)
 * standard (alias: std) - Default
 * full     (alias: everything)
 * linux

Fully documented in the [docs/Soft-CPU.md](docs/Soft-CPU.md) file
mirrored from the
[LiteX-BuildEnv Wiki](https://github.com/timvideos/litex-buildenv/wiki).

Also support "extensions" which are added to the `cpu_variant` with a
`+`. Currently only the `debug` extension is supported. In future hope
to add `mmu` and `hmul` extensions.

.gitmodules: use our VexRiscv-verilog

docs: Adding script to pull useful docs from LiteX BuildEnv's wiki.

soc/integration/soc_core: fix get_mem_data when not file is not multiple of 4 bytes

soc/integration/soc_core: fix get_mem_data for json files

soc/integration/soc_core: add integrated_sram_init

soc/integration/cpu_interface: fix banner in get_mem_header

Merge pull request #173 from gsomlo/gls-git-revision

build: handle exceptional case when litex/migen not deployed as git repo

build: handle exceptional case when litex/migen not deployed as git repo

tools/remote/csr_builder: allow comments in csv file and cleanup

software/libnet/microudp: rearrange send_packet, add comments and remove txlen padding

software/libnet/microudp: speed-up ARP by changing timeout/tries

First ARP request does not seem to be transmitted (the link is probably not
fully established). Reduce the timeout between tries and increase number of
tries.

build/tools: fix typo

setup.py: add short names for tools

tools/litex_term: change TERM prompt to LXTERM

build: add migen and litex git revision to generated file

build/tools: git_revision is not doing what we want, return "--------" for now

litex_setup: revert default install behaviour but add --user support

Merge pull request #171 from keesj/develop_as_user

Install development packages in the user directory

tools/litex_server: fix comms import

soc/integration: also add sha-1/date to generated software files

build: add sha-1/date to generated verilog, change git_version to git_revision

Install development packages in the user directory

When in development mode install the packages in the user directory using the
--user flag from pip. This allows to install and run without the need for root
access.

test/test_targets: cover all platforms

boards/platforms/ulx3s: fix default clock

boards/platforms/sp605: apply same simplifications than on others platforms

boards/platforms: add SP605

cores/cpu/vexriscv: fix wrong revert

targets/ac701: cleanup and make it similar to others targets.

Still supports EthernetSoC with RGMII and 1000BaseX.

targets/xilinx: remove keep attribute on clock going to idelayctrl

Causes P&R issues with Vivado.

boards/platform/ac701: add proper copyright, cleanup to be similar to others platforms

boards/platforms/kc705: provide only one default programmer as others platforms

boards: Xilinx ac701 dev board support

build/xilinx/ise.py: write .v file for post synthesis sim

build/xilinx/programmer: cleanup XC3SProg position parameter

build/xilinx/programmer: add position parameter to XC3SProg

.gitignore: ignore tilde files

targets/minispartan6: use S6PLL in CRG

cores/clock: add divclk_divide_range on S6PLL/S6DCM

cores/clock: use common XilinxClocking class for all Xilinx clocking modules

cores/clock: add initial Spartan6 PLL/DCM support

build: add git version (sha-1) used to create the scripts

build: scripts are generated by LiteX

build/xilinx/vivado: cleanup pull request #170

Merge pull request #170 from ldoolitt/master

build/xilinx/vivado: only try Xilinx setup if vivado is not already i…

build/xilinx/vivado: only try Xilinx setup if vivado is not already in the path

Only affects the non-Windows code path.
Uses python distutils, already used elsewhere.

global: switch to VexRiscv as the default CPU

VexRiscv can now replace LM32 for almost all usecases and we now have better
software support with RISC-V.

ci: fix test_targets/test_simple

test: remove waveforms generation

travis: simplify, enable and add RISC-V toolchain to build targets

boards/platforms: add separators, cleanup imports

boards/platforms: provide only one default programmer per platform.

create_programmer is not really longer used, so try to keep it simple.

boards/platforms/kc705: only keep Vivado support

There is no reason still using ISE on 7-Series.

boards: always define timing constraints the same way (1e9/freq_mhz)

boards/targets/ulx3s: allow running test_targets on it

boards/targets: add keep attribute directly in crg

This makes it systematic and avoid having to add it later.

Merge pull request #167 from xobs/network-flag-check

litex_server: check socket flags exist before using them

litex_server: check socket flags exist before using them

Some flags are only available on certain platforms.  Verify these flags
exist prior to using them when opening a socket.

See
https://stackoverflow.com/questions/14388706/socket-options-so-reuseaddr-and-so-reuseport-how-do-they-differ-do-they-mean-t
for more information

Signed-off-by: Sean Cross <sean@xobs.io>

tools: move from litex.soc.tools to litex.tools and fix usb.core import

Merge pull request #165 from xobs/vexriscv-cpu-reset-address

Vexriscv cpu reset address

Merge pull request #164 from xobs/litex-usb-server

Litex usb server support

utils: litex_server: add usb support

Add `--usb` and associated arguments to create a litex bridge over
USB.  This makes use of the new CommUSB module.

Signed-off-by: Sean Cross <sean@xobs.io>

tools: remote: add usb communications protocol

This adds a USB communications protocol to the suite of litex-supported
wishbone bridge protocols.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/interconnect/axi: add AXIBurst2Beat

Converts AXI bursts commands to AXI beats.

soc/interconnect/avalon: add description

Merge branch 'master' of https://github.com/enjoy-digital/litex

soc/integration/soc_zynq: fix HP0 connections

build/xilinx/vivado: only set library for vhdl files (not supported for verilog/system-verilog)

cpu: vexriscv: allow cpu_reset_address to be overridden

Allow the cpu_reset_address value to be overridden, for example allowing
it to be a signal.  That way the reset address can be modified after
synthesis, in dual-core or debug situations.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/interconnect: add avalon with converters to/from native streams

Merge pull request #162 from antmicro/full-conf-vexriscv

Add full and full_debug CPU variant of VexRiscv

Merge pull request #163 from gsomlo/gls-verilated-cmdargs

build/sim/core: Initialize Verilator commandArgs

build/sim/core: Initialize Verilator commandArgs

Required when DUT is using plusargs. Prevents Verilator simulation
from crashing with "Verilog called $test$plusargs or $value$plusargs
without testbench C first calling Verilated::commandArgs(argc,argv)".

vexriscv: Add full and full_debug CPU variant

build/altera: switch to sdc constraints, add add_false_path_constraints method

build/xilinx/vivado: set quiet property on MultiReg/AsyncResetSynchronizer constraints

MultiReg/AsyncResetSynchronizer are not necessarily present in all design, set
quiet property to avoid generating false warnings.

soc/cores/clock: add divclk_divide/vco_margin support on S7/Ultrascale

soc/cores/clock: improve presentation

build/xilinx/vivado: round period constraints to lowest picosecond

Vivado will do the opposite if we don't do it, with this change we ensure the applied period constraints will always be >= to the requested constraint.