[sim,xcc] removed sll32/srl32/sra32 opcodes

These instructions handled static shift amounts >= 32.  Since we have
a 6-bit shift amount field, these opcodes are no longer necessary.

[pk,sim,xcc] Renamed instructions to RISC-V spec

All word-sized arithmetic operations are now postfixed with 'w',
and all double-word-sized arithmetic operations are no longer
prefixed with 'd'.  mtc0/mfc0 are removed and replaced with
mfpcr/mtpcr/mwfpcr/mwtpcr.

[gcc] generate code for complex branches

[sim,xcc] Changed instruction format to RISC-V

Massive changes to gcc, binutils to support new instruction encoding.
Simulator reflects these changes.

[sim] various fixes to get the sim work with the fesvr

[pk,sim] removed cop0 console i/o support

[pk,sim] first cut of appserver communication link

[pk,sim] added temporary "exit" functionality

Reorganized directory structure

Moved cross-compiler to /xcc/ rather than /
Added ISA sim in /sim/
Added Proxy Kernel in /pk/ (to be cleaned up)
Added opcode map to /opcodes/ (ditto)
Added documentation to /doc/