verilog: fix multiple AST_PREFIX scope resolution issues

- Root AST_PREFIX nodes are now subject to genblk expansion to allow
  them to refer to a locally-visible generate block
- Part selects on AST_PREFIX member leafs can now refer to generate
  block items (previously would not resolve and raise an error)
- Add source location information to AST_PREFIX nodes

Bump version

Merge pull request #3010 from the6p4c/master

Fix protobuf backend build dependencies - intermittent build issue due to missing rule

Fix protobuf backend build dependencies

backends/protobuf/protobuf.cc depends on the source and header files
generated by protoc, but this dependency wasn't explicitly declared. Add
a rule to the Makefile to fix intermittent build failures when the
protobuf header/source file isn't built before protobuf.cc.

Bump version

verilog: Squash flex-triggered warning.

Updates for CHANGELOG (#2997)

Added missing changes from git log and  group items

Bump version

Merge pull request #3001 from YosysHQ/claire/sigcheck

Add additional check to SigSpec

Add additional check to SigSpec

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

yosys-smtbmc: Fix reused loop variable.

Fixes #2999.

Bump version

abc9: make re-entrant (#2993)

* Add testcase

* Cleanup some state at end of abc9

* Re-assign abc9_box_id from scratch

* Suppress delete unless prep_bypass did something

abc9: holes module to instantiate cells with NEW_ID (#2992)

* Add testcase

* holes module to instantiate cells with NEW_ID

abc9: replace cell type/parameters if derived type already processed (#2991)

* Add close bracket

* Add testcase

* Replace cell type/param if in unmap_design

* Improve abc9_box error message too

* Update comment as per review

Bump version

update required verific version

Bump version

sv: support declaration in generate for initialization

This is accomplished by generating a unique name for the genvar,
renaming references to the genvar only in the loop's initialization,
guard, and incrementation, and finally adding a localparam inside the
loop body with the original name so that the genvar can be shadowed as
expected.

Bump version

sv: support declaration in procedural for initialization

In line with other tools, this adds an extra wrapping block around such
for loops to appropriately scope the variable.

Bump version

[ECP5] fix wrong link for syn_* attributes description (#2984)

Bump version

Add DLLDELD

opt_merge: Remove and reinsert init when connecting nets.

Mutating the SigMap by adding a new connection will throw off FfInitVals
index.  Work around this by removing the relevant init values from index
whenever we connect nets, then re-add the new init value.

Should fix #2920.

opt_clean: Make the init attribute follow the FF's Q.

Previously, opt_clean would reconnect all ports (including FF Q ports)
to a "canonical" SigBit chosen by complex rules, but would leave the
init attribute on the old wire.  This change applies the same
canonicalization rules to the init attributes, ensuring that init moves
to wherever the Q port moved.

Part of another jab at #2920.

Bump version

Gowin: deal with active-low tristate (#2971)

* deal with active-low tristate

* remove empty port

* update sim models

* add expected lut1 to tests

Merge pull request #2973 from YosysHQ/micko/optional_extensions

Make Verific extensions optional

Make Verific extensions optional

Bump version

ice40: Fix typo in SB_CARRY specify for LP/UltraPlus

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Bump version

kernel/mem: Remove old parameter when upgrading $mem to $mem_v2.

Fixes #2967.

Bump version

proc_prune: Make assign removal and promotion per-bit, remember promoted bits.

Fixes #2962.

Bump version

Generate an RTLIL representation of bind constructs

This code now takes the AST nodes of type AST_BIND and generates a
representation in the RTLIL for them.

This is a little tricky, because a binding of the form:

    bind baz foo_t foo_i (.arg (1 + bar));

means "make an instance of foo_t called foo_i, instantiate it inside
baz and connect the port arg to the result of the expression 1+bar".
Of course, 1+bar needs a cell for the addition. Where should that cell
live?

With this patch, the Binding structure that represents the construct
is itself an AST::AstModule module. This lets us put the adder cell
inside it. We'll pull the contents out and plonk them into 'baz' when
we actually do the binding operation as part of the hierarchy pass.

Of course, we don't want RTLIL::Binding to contain an
AST::AstModule (since kernel code shouldn't depend on a frontend), so
we define RTLIL::Binding as an abstract base class and put the
AST-specific code into an AST::Binding subclass. This is analogous to
the AST::AstModule class.

Add opt_mem_widen pass.

If all of us are wide, then none of us are!

memory_share: Add -nosat and -nowiden options.

This unlocks wide port recognition by default.

memory_dff: Recognize soft transparency logic.

Add new opt_mem_priority pass.

Merge pull request #2932 from YosysHQ/mwk/logger-check-expected

logger: Add -check-expected subcommand.

sv: improve support for wire and var with user-defined types

- User-defined types must be data types. Using a net type (e.g. wire) is
  a syntax error.
- User-defined types without a net type are always variables (i.e.
  logic).
- Nets and variables can now be explicitly declared using user-defined
  types:

    typedef logic [1:0] W;
    wire W w;

    typedef logic [1:0] V;
    var V v;

Fixes #2846

Bump version

memory_share: Pass addresses through sigmap_xmux everywhere.

This fixes wide port recognition in some cases.

logger: Add -check-expected subcommand.

This allows us to have multiple "expect this warning" calls in a single
long script, covering only as many passes as necessary.

Bump version

test/arch/{ecp5,ice40}/memories.ys: Use read_verilog -defer.

These parts keep rereading a Verilog module, then using chparam
to test it with various parameter combinations.  Since the default
parameters are on the large side, this spends a lot of time
needlessly elaborating the default parametrization that will then
be discarded.  Fix it with -deref and manual hierarchy call.

Shaves 30s off the test time on my machine.

memory_dff: Recognize read ports with reset / initial value.

proc_memwr: Use the v2 memwr cell.

Add v2 memory cells.

Bump version

kernel/mem: Introduce transparency masks.

Allow optional comma after last entry in enum

Bump version

Refactor common parts of SAT-using optimizations into a helper.

This also aligns the functionality:

- in all cases, the onehot attribute is used to create appropriate
  constraints (previously, opt_dff didn't do it at all, and share
  created one-hot constraints based on $pmux presence alone, which
  is unsound)
- in all cases, shift and mul/div/pow cells are now skipped when
  importing the SAT problem (previously only memory_share did this)
  — this avoids creating clauses for hard cells that are unlikely
  to help with proving the UNSATness needed for optimization

Bump version

opt_merge: Use FfInitVals.

Partial #2920 fix.

Bump version

verilog: Support tri/triand/trior wire types.

These are, by the standard, just aliases for wire/wand/wor.

Fixes #2918.

Bump version

memory_share: Don't skip ports with EN wired to input for SAT sharing.

Fixes #2912.

Bump version

memory_bram: Move init data swizzling before other swizzling.

Fixes #2907.

Bump version

Require latest verific

Bump version

backend/verilog: Add alternate mode for transparent read port output.

This mode will be used whenever read port cannot be handled in the
"extract address register" way, ie. whenever it has enable, reset,
init functionality or (in the future) mixed transparency mask.

memory_bram: Some refactoring

This will make more sense when the new transparency masks land.

Fixes #2902.

Bump version

Update version.yml

Fixes xc7 BRAM36s

UG473 from Xilinx states that 15 bit should always be set if RAMB isn't in cascade mode.

Signed-off-by: Maciej Dudek <mdudek@antmicro.com>

proc_rmdead: use explicit pattern set when there are no wildcards

If width of a case expression was large, explicit patterns could cause
the existing logic to take an extremely long time, or exhaust the
maximum size of the underlying set. For cases where all of the patterns
are fully defined and there are no constants in the case expression,
this change uses a simple set to track which patterns have been seen.

genrtlil: add width detection for AST_PREFIX nodes

Bump version

opt_lut: Allow more than one -dlogic per cell type.

Fixes #2061.

verilog: save and restore overwritten macro arguments

Bump version

verilog: Emit $meminit_v2 cell.

Fixes #2447.

backends/verilog: Support meminit with mask.

memory: Introduce $meminit_v2 cell, with EN input.

Bump version

proc: Run opt_expr at the end

opt_expr: Propagate constants to port connections.

This adds one simple piece of functionality to opt_expr: when a cell
port is connected to a fully-constant signal (as determined by sigmap),
the port is reconnected directly to the constant value.  This is just
enough optimization to fix the "non-constant $meminit input" problem
without requiring a full opt_clean or a separate pass.

Bump version

Add version bump workflow

Update to latest verific

Use new read_id_num helper function elsewhere in hierarchy.cc

Extract connection checking logic from expand_module in hierarchy.cc

No functional change, but pulls more logic out of the expand_module
function.

Merge pull request #2885 from whitequark/cxxrtl-fix-2883

cxxrtl: treat wires with multiple defs as not inlinable

Merge pull request #2884 from whitequark/cxxrtl-fix-2882

cxxrtl: treat assignable internal wires used only for debug as locals

cxxrtl: treat wires with multiple defs as not inlinable.

Fixes #2883.

cxxrtl: treat assignable internal wires used only for debug as locals.

This issue was introduced in commit 4aa65f40 while fixing #2739.

Fixes #2882.

Merge pull request #2881 from whitequark/cxxrtl-sideways-colon

cxxrtl: escape colon in variable names in VCD writer

cxxrtl: escape colon in variable names in VCD writer.

The following VCD file crashes GTKWave's VCD loader:

    $var wire 1 ! x:1 $end
    $enddefinitions $end

In practice, a colon can be a part of a variable name that is
translated from a Verilog function, something like:

    update$func$.../hdl/hazard3_csr.v:350$2534.$result

Merge pull request #2880 from whitequark/cxxrtl-fix-2877

cxxrtl: add debug_item::{get,set}

cxxrtl: add debug_item::{get,set}.

Fixes #2877.

Merge pull request #2879 from whitequark/cxxrtl-fix-2739-again

cxxrtl: treat internal wires used only for debug as constants