setup.py: fix to catch all modules

Signed-off-by: Alain Péteut <peteut@space.unibe.ch>

Add setup script

example: flow conversion

flow: sum and division actors

fhdl: encapsulate replicated constants

flow: actor class

csr: use optree

corelogic: operator tree

verilog: comb reset

verilog: break down Convert function

verilog: ignore variable property in combinatorial block

Consistent names

README: Flow

README: Core Logic, Bus, Bank

README: structure + FHDL description

examples: remove old-style declarations

corelogic: fix signal exports

fhdl: better matching of assignment

Remove uses of declare_signal

fhdl: also take into account object attributes in _make_signal_name. Get rid of declare_signal

fhdl: automatic signal name from assignment

bank: support raw registers

fhdl: fix series of if/elif/else

32-device, 8-bit CSR bus

verilog: get the simulator to run the combinatorial process at the beginning

verilog: support for float parameters in instances

verilog: user-definable reset and clock

fhdl: simpler syntax

Pay a bit more attention to PEP8

wishbone2csr: wait for WB deack

timeline: only trigger in rest state

examples: Wishbone interconnect test bench

verilog: use blocking assignment in combinatorial process

wishbone: decoder: fix slave cyc generation in registered mode

wishbone2csr: fix double-write bug

wishbone: only send ack to the active master in arbiter

fhdl: allow a namespace to be specified for Verilog conversion

fhdl: support Constant parameters for Verilog conversion

fhdl: fix list references (thanks Lars)

bus: fix CSR interconnect data readback

bus: 14-bit CSR addresses

bank: fix csrgen address decoder

bus: Wishbone to CSR bridge

corelogic: timeline module

fhdl: remove broken fragment iadd

convtools: insert reset on variables

autofragment: remove debug

fhdl: autofragment

fhdl: fix += for empty fragment

fhdl: pad support in fragments

wishbone: decoder + shared bus interconnect

fhdl: replication support

wishbone: arbiter

simplebus: export GetSigName function

corelogic: multimux module

verilog: handle default in case statements

fhdl: improve automatic signal naming

Corelogic conversion example

corelogic: MC divider module

fhdl: support negation operator

verilog: fix unary operator conversion

corelogic: round-robin module

Named buses

wishbone: add missing SEL

instances: signal override

Wishbone declarations

Simple bus base class

Instance support

fhdl: fix implicit slice index

fhdl: cleanup value bv

Variable conversion

Cleanup

Case support + register bank generator

CSR bus definitions

Examples folder

Reset insertion

Verilog generator

Initial import, FHDL basic structure, divider example