Update README

Merge pull request #2620 from zachjs/port-int-types

verilog: fix sizing of ports with int types in module headers

verilog: fix sizing of ports with int types in module headers

Declaring the ports as standard module items already worked as expected.
This adds a missing usage of `checkRange()` so that headers such as
`module m(output integer x);` now work correctly.

Bump version

verilog: fix handling of nested ifdef directives

- track depth so we know whether to consider higher-level elsifs
- error on unmatched endif/elsif/else

Set aside extraneous tests in simple_abc9 test suite

New test cases on one branch may be automatically copied from simple/ to
simple_abc9/, causing failures when switching to another branch. This
updates the simple_abc9 script to set aside extraneous tests in a
non-destructive way.

Merge pull request #2523 from tomverbeure/define_synthesis

Add -nosynthesis flag for read_verilog command

Merge pull request #2524 from bkbncn/patch-1

Add boost-python3

Merge pull request #2617 from RobertBaruch/doc

RTLIL Documentation: switch in process is optional

Merge pull request #2615 from zachjs/genrtlil-conflict

genrtlil: improve name conflict error messaging

Merge pull request #2618 from zachjs/int-types

sv: extended support for integer types

sv: extended support for integer types

- Standard data declarations can now use any integer type
- Parameters and localparams can now use any integer type
- Function returns types can now use any integer type
- Fix `parameter logic`, `localparam reg`, etc. to be 1 bit (previously 32 bits)
- Added longint type (64 bits)
- Unified parser source for integer type widths

RTLIL Documentation: switch in process is optional

Update issue_template.md

genrtlil: improve name conflict error messaging

Add tests for $countbits

Implement $countones, $isunknown and $onehot{,0}

Implement $countbits function

Extend simplify() recursion warning

Bump version

Merge pull request #2554 from hzeller/master

Fix digit-formatting calculation for small numbers.

btor, smt2, smv: Add a hint on how to deal with funny FF types.

Fix handling of unique/unique0/priority cases in the frontend.

Basically:

- priority converts to (* full_case *)
- unique0 converts to (* parallel_case *)
- unique converts to (* parallel_case, full_case *)

Fixes #2596.

Extend "delay" expressions to handle pair and triplet, i.e. rise, fall and turn-off (#2566)

Merge pull request #2607 from zachjs/logger-error-atexit

Fix double-free on unmatched logger error pattern

Fix double-free on unmatched logger error pattern

When an expected logger error pattern is unmatched, the logger raises
another (hidden) error. Because of the previous ordering of actions,
`logv_error_with_prefix()` would inadvertently invoke `yosys_atexit()`
twice, causing a double-free.

Add tests for some common techmap files.

Fix syntax error in adff2dff.v

Fixes #2600.

frontend: Make helper functions for printing locations.

Merge pull request #2594 from zachjs/func-arg-width

verilog: fix sizing of constant args for tasks/functions

int -> bool

Adds is_wire to SigBit and SigChunk

Useful for PYOSYS because Python can't easily check wire against NULL.

machxo2: Switch to LUT4 sim model which propagates less undefined/don't care values.

machxo2: Update tribuf test to reflect active-low OE.

machxo2: Add experimental status to help.

machxo2: Add DCCA and DCMA blackbox primitives.

machxo2: Fix reversed interpretation of REG_SD config bits.

machxo2: Tristate is active-low.

machxo2: Fix typos in FACADE_FF sim model.

machxo2: Fix naming of TRELLIS_IO ports to match PIO pins in routing graph.

machxo2: Improve help_mode output in synth_machxo2.

machxo2: Use attrmvcp pass to move LOC and src attributes from ports/wires to IO cells.

machxo2: Add missing OSCH oscillator primitive.

machxo2: Add believed-to-be-correct tribuf test.

machxo2: Add passing fsm, mux, and shifter tests.

machxo2: Add add_sub test. Fix tests to include FACADE_IO primitives.

machxo2: Add -noiopad option to synth_machxo2.

machxo2: Use correct INITVAL for LUT1 in FACADE_SLICE.

machxo2: Fix cells_sim typo where OFX1 was multiply-driven.

machxo2: synth_machxo2 now maps ports to FACADE_IO.

machxo2: Add initial value for Q in FACADE_FF.

machxo2: Add FACADE_IO simulation model. More comments on models.

machxo2: Add FACADE_SLICE simulation model.

machxo2: Improve FACADE_FF simulation model.

machxo2: Improve LUT4 techmap. Use same output port name for LUT4 as Lattice.

machxo2: Add dffe test.

machxo2: Add dff.ys test, fix another cells_map.v typo.

machxo2: Fix more oversights in machxo2 models. logic.ys test passes.

machxo2: Add test/arch/machxo2 directory (test does not pass).

machxo2: Fix typos. test/arch/run-test.sh passes.

machxo2: Create basic techlibs and synth_machxo2 pass.

frontend: json: parse negative values

Signed-off-by: Karol Gugala <kgugala@antmicro.com>

assertpmux: Fix crash on unused $pmux output.

Fixes #2595.

Merge pull request #2586 from zachjs/tern-recurse

verilog: support recursive functions using ternary expressions

Merge pull request #2591 from zachjs/verilog-preproc-unapplied

verilog: error on macro invocations with missing argument lists

verilog: fix sizing of constant args for tasks/functions

- Simplify synthetic localparams for normal calls to update their width
    - This step was inadvertently removed alongside `added_mod_children`
- Support redeclaration of constant function arguments
    - `eval_const_function` never correctly handled this, but the issue
      was not exposed in the existing tests until the recent change to
      always attempt constant function evaluation when all-const args
      are used
- Check asserts in const_arg_loop and const_func tests
- Add coverage for width mismatch error cases

verilog: error on macro invocations with missing argument lists

This would previously complain about an undefined internal macro if the
unapplied macro had not already been used. If it had, it would
incorrectly use the arguments from the previous invocation.

Bump version

Merge pull request #2590 from RobertBaruch/fix_fast_sop_mode

Fixes command line for abc pass in -fast -sop mode

Fixes command line for abc pass in -fast -sop mode

Bump version

Merge pull request #2574 from dh73/master

Accept disable case for SVA liveness properties.

Bump version

verilog: support recursive functions using ternary expressions

This adds a mechanism for marking certain portions of elaboration as
occurring within unevaluated ternary branches. To enable elaboration of
the overall ternary, this also adds width detection for these
unelaborated function calls.

Merge pull request #2585 from YosysHQ/dave/nexus-dotproduct

nexus: Add MULTADDSUB9X9WIDE sim model

Ganulate Verific support

Bump version

Merge pull request #2573 from zachjs/repeat-call

verilog: refactored constant function evaluation

Merge pull request #2578 from zachjs/genblk-port

verlog: allow shadowing module ports within generate blocks

Merge pull request #2584 from antmicro/atom_type_signedness

verilog_parser: fix missing is_signed attribute in type_atom

Add missing is_signed to type_atom

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

verlog: allow shadowing module ports within generate blocks

This is a somewhat obscure edge case I encountered while working on test
cases for earlier changes. Declarations in generate blocks should not be
checked against the list of ports. This change also adds a check
forbidding declarations within generate blocks being tagged as inputs or
outputs.

Bump version

Merge pull request #2576 from zachjs/port-bind-sign-uniop

genrtlil: fix signed port connection codegen failures

genrtlil: fix signed port connection codegen failures

This fixes binding signed memory reads, signed unary expressions, and
signed complex SigSpecs to ports. This also sets `is_signed` for wires
generated from signed params when -pwires is used. Though not necessary
for any of the current usages, `is_signed` is now appropriately set when
the `extendWidth` helper is used.

Bump version

Merge pull request #2572 from antmicro/check-labels

verilog_parser: add label check to gen_block

Bump version

Accept disable case for SVA liveness properties.

Add check of begin/end labels for genblock

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

verilog: refactored constant function evaluation

Elaboration now attempts constant evaluation of any function call with
only constant arguments, regardless of the context or contents of the
function. This removes the concept of "recommended constant evaluation"
which previously applied to functions with `for` loops or which were
(sometimes erroneously) identified as recursive. Any function call in a
constant context (e.g., `localparam`) or which contains a constant-only
procedural construct (`while` or `repeat`) in its body will fail as
before if constant evaluation does not succeed.

Merge pull request #2529 from zachjs/unnamed-genblk

verilog: significant block scoping improvements

Bump version

Merge pull request #2436 from dalance/fix_generate

Fix begin/end in generate

Provide an integer implementation of decimal_digits().

Signed-off-by: Henner Zeller <h.zeller@acm.org>

verilog: significant block scoping improvements

This change set contains a number of bug fixes and improvements related to
scoping and resolution in generate and procedural blocks. While many of the
frontend changes are interdependent, it may be possible bring the techmap
changes in under a separate PR.

Declarations within unnamed generate blocks previously encountered issues
because the data declarations were left un-prefixed, breaking proper scoping.
The LRM outlines behavior for generating names for unnamed generate blocks. The
original goal was to add this implicit labelling, but doing so exposed a number
of issues downstream. Additional testing highlighted other closely related scope
resolution issues, which have been fixed. This change also adds support for
block item declarations within unnamed blocks in SystemVerilog mode.

1. Unlabled generate blocks are now implicitly named according to the LRM in
   `label_genblks`, which is invoked at the beginning of module elaboration
2. The Verilog parser no longer wraps explicitly named generate blocks in a
   synthetic unnamed generate block to avoid creating extra hierarchy levels
   where they should not exist
3. The techmap phase now allows special control identifiers to be used outside
   of the topmost scope, which is necessary because such wires and cells often
   appear in unlabeled generate blocks, which now prefix the declarations within
4. Some techlibs required modifications because they relied on the previous
   invalid scope resolution behavior
5. `expand_genblock` has been simplified, now only expanding the outermost
   scope, completely deferring the inspection and elaboration of nested scopes;
   names are now resolved by looking in the innermost scope and stepping outward
6. Loop variables now always become localparams during unrolling, allowing them
   to be resolved and shadowed like any other identifier
7. Identifiers in synthetic function call scopes are now prefixed and resolved
   in largely the same manner as other blocks
     before: `$func$\func_01$tests/simple/scopes.blk.v:60$5$\blk\x`
      after: `\func_01$func$tests/simple/scopes.v:60$5.blk.x`
8. Support identifiers referencing a local generate scope nested more
   than 1 level deep, i.e. `B.C.x` while within generate scope `A`, or using a
   prefix of a current or parent scope, i.e. `B.C.D.x` while in `A.B`, `A.B.C`,
   or `A.B.C.D`
9. Variables can now be declared within unnamed blocks in SystemVerilog mode

Addresses the following issues: 656, 2423, 2493

Bump version

Require latest Verific build

Bump version

ast: fix dump_vlog display of casex/casez

The first child of AST_CASE is the case expression, it's subsequent
childrean that are AST_COND* and can be used to discriminate the type of
the case.