Fixed synthesis of functions in latched blocks

Added nosync attribute and some async reset related fixes

Improved verbose output of subcircuit

Improved method for finding fsm_expand candidates

Added hierarchy -generate command for generating skeletton modules

Changed fsm_expand to merge multiplexers more aggressively

Renamed hansimem.v test case to mem_arst.v

Fixed handling of show -viewer

Fixed handling of internal signals in show command

Improved show -colors color assignments

Added show -strech and renamed -widthlabels to -width

Added -widthlabels options to chow command

Added -notypes option to intersynth backend

Reorganized TODOs

Added mem2reg option to verilog frontend

Fixed stdcells.v for $adff with undef reset value

Another fix in mem2reg ast simplify logic

Added -colors option to show command

Added hansimem testcase (memory with async reset)

Improved mem2reg handling in ast simplifier

Fixed gcc build (intersynth backend)

Tiny fixes to verilog parser

Various improvements in intersynth backend

Added intersynth backend

Added help -write-tex-command-reference-manual option

Added eclipse CDT project files to .gitignore

Added -S option for simple synthesis to gate logic

Avoid verilog-2k in verilog backend

Disabled the per-default dumping of ILANG code

Added -nomap option to memory pass

Merge branch 'hansiglaser-master'

added optimizations for single-bit $eq/$ne with constant input to opt_const

improved $mux optimization in opt_const

keep $mux and $_MUX_ optimizations separate in opt_const

added a TODO

added one more suggestion to optimize MUXes in pass "opt_const"

also optimize single-bit "$mux" cells in pass "opt_const", added suggestions
for more optimizations

fixed a crash when lines start with whitespace

added description of Makefile include files for build configuration

More TODOs in README

Merge branch 'hansi'

Removed date from auto-generated passes/techmap/stdcells.inc

Fixed abc eeror handling

add header to autogenerated file on its origin

fixed typos

Fixed strerrno vs. strerror types in ABC pass

Merge branch 'hansi'

Cleaned up ABC file/io error handling

Set execute bit on tests/openmsp430/run-synth.sh for real

added error checking at execution of ABC

Signed-off-by: Clifford Wolf <clifford@clifford.at>

corrected typos

Signed-off-by: Clifford Wolf <clifford@clifford.at>

set executable flags to run-synth.sh, added .gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

added ckeck for Icarus Verilog, otherwise the tests are silently stopped

Signed-off-by: Clifford Wolf <clifford@clifford.at>

corrected typos

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fixed gcc warnings and added error handling to shell escape

Added scc pass (find logic loops)

Added vi .*.swp files to .gitignore

Added [[CITE]] tags to abc and fsm_extract passes

Added additional functionality and cleanups in sigtools.h and celltypes.h

Changed prefix for selection operators from # to %

Added #ci and #co selection operators

Added more features to #x selection operator

Added "select -write" command

More support code for $sr cells

Added $sr cell type to celltypes.h

Fixed detection of public wires in opt_rmunused

Added shell escape to command language

Fixed and improved #x selection operator

Automatically select new objects in abc and techmap passes

Added ## selection operator (union all on stack)

Added select -count mode

Split extract -attr into extract -cell_attr and -wire_attr

Added support for attribute matching in extract pass

Added portmapping support to subcircuit userCompareNodes() api

Cleanups and improvements in Makefile

Fixed parsing of select #x<num> operator

Improved error message on failed module load

Added support for loadable modules (aka plugins)

Reset Makefile default config setting (oops)

Fixed mine test case for subcircuit library

Fixed handling of constant values and port swapping in subcircuit library

Changed default value for extract -mine_cells_span

Added some simple progress information to verbose subcircuit miner output

Implemented -mine_split option to extract pass

Implemented much better #x select operator

Implemented extract -mine_max_fanout <num> option

Performance optimization in subcircuit mining

Fixed a gcc compiler warning [-Wparentheses]

Added "shared nodes" feature to the subcircuit library

Added support for "extract_order" attribute to extract pass

Added design->select() api and use it in extract pass

Fixed subcircuit allowOverlap=false corner case

Added support for #x:<num> select stmt

Handle known inout ports as outputs in show command

Fixed memory corruption in subcircuit miner

Minor hotfixes (mostly gcc build fixes)

Added library support to celltypes class and show pass

Implemented general handler for selection arguments

Finished "extract -mine" feature

More fun with subcircuit mining