Various ModIndex improvements

Added Yosys 0.5 Changelog

Various updates to CodingReadme

Added equiv_add

Ignore explicit assignments to constants in HDL code

Fixed a bug with autowire bit size
(removed leftover from when we tried to auto-size the wires)

fixed typo

Added "yosys-config --build modname.so cppsources.."

Added SigSpec::has_const()

Cleanup in add_share_file make macro

Removed "make mklibyosys"

Improved building of plugins

Added "make uninstall"

Added cell->known(), cell->input(portname), cell->output(portname)

Added "select -read"

Auto-detect TCL version

Added onehot attribute

Fixed opt_clean performance bug

Disabled (unused) Xilinx tristate buffers

Using design->selected_modules() in opt_*

Skip blackbox modules in design->selected_modules()

Added "yosys -L logfile"

Merge branch 'master' of github.com:cliffordwolf/yosys

no support for 6-series xilinx devices

Merge pull request #48 from rubund/master

Fixed typos found by lintian

Improved performance in equiv_simple

Fixed typos found by lintian

Removed old XST-based xilinx examples

Added Xilinx example for Basys3 board

Added EDIF backend support for multi-bit cell ports

Added missing ports and parameters to xilinx brams

Added "make mklibyosys", some minor API changes

Minor README changes

Removed TODO list from README file

Added yosys_banner(), Updated Copyright range

Added <algorithm> include to hashlib.h

Using selections in "ls" command

Shorter "dump" options

Bugfix in opt_const $eq -> buffer code

Log msg change

Fixed equiv_make for partially undriven nets (e.g. after "clean -purge")

Added "equiv_induct -undef"

Added "equiv_simple -undef"

Added "equiv_make -blacklist <file> -encfile <file>"

Synced RTLIL::unescape_id() to log_id() behavior

Added "fsm -encfile"

More log_id() stuff

Some cleanups in log.cc

Improved an error message

Fixed bug in equiv_miter

Added "sat -show-ports"

Bugfix in resource sharing test

Updaed ABC to hg rev 61ad5f908c03

Rethrow with "catch(...) throw;"

Added equiv_remove

Added equiv_miter

Added ENABLE_NDEBUG makefile options

Added #ifdef NDEBUG for log_assert()

Fixed xilinx FDSE sim model

Various equiv_* improvements

Added dict/pool.sort()

Improvements in equiv_make, equiv_induct

Improved xdot calling

Added equiv_induct

Various equiv_simple improvements

Moved equiv stuff to passes/equiv/

Progress in equiv_simple

Fixed opt_muxtree performance bug

Faster "make clean-abc"

README stuff

Added equiv_simple

Added equiv_status

Added equiv_make command

Added $equiv cell type

Merge branch 'master' of github.com:cliffordwolf/yosys

Various cleanups in xilinx techlib

Refactoring of memory_bram and xilinx brams

Merge pull request #47 from mschmoelzer/master

Add "echo-yosys-ver" and "echo-git-rev" Makefile targets.

Add "echo-yosys-ver" and "echo-git-rev" Makefile targets.

These Makefile targets simply echo the corresponding Makefile variable,
simplifying package build scripts.

Signed-off-by: Martin Schmölzer <mschmoelzer@gmail.com>

improvements in muxtree/select_leaves test

Improvements in opt_muxtree

More opt_muxtree cleanups

Added hashlib::idict<>

Various cleanups and improvements in opt_muxtree

Added synth_xilinx -retime -flatten

Added support for memories to flatten (techmap)

Added MUXCY and XORCY support to synth_xilinx

Fixed a bug in opt_muxtree for "mux forests"

Improved opt_muxtree

Optimizing no-op cell->setPort()

Bugfix in dff2dffe

Added cells.lib

Added dff2dffe to synth_xilinx

Added more FF types to xilinx/cells.v

Fixed xilinx bram clock inverted config

Added FF cells to xilinx/cells_sim.v

Added Xilinx MUXF7 and MUXF8 support

Added "abc -lut w1:w2"

Fixed handling of foo.__TECHMAP_...

Ignoring more system task and functions