LICENSE: clarify

soc/interconnect: remove axi_lite

axi_lite code was defining AXI4Lite signals and doing a AXI4Lite bridge to the
CSR bus when LiteX was not having proper AXI support. LiteX now has  proper AXI
support and it also cover what axi_lite was doing: To create a AXILite to CSR
bus, user can create an AXILite2Wishbone bridge and then connect the CSR bus
directly to the wishbone bus as done in the others non-AXI SoC.

boards: add initial NeTV2 support (clocks, leds, dram, ethernet)

soc/integration/soc_sdram: simplify/fix main_ram_size computation using new databits value of the phy

soc/integration/soc_core: allow user to defined internal csr/interrupts

For some designs with different capabilities, we want to run the same software
and then have the CSRs/Interrupts defined to a specific location.

boards/targets: use new add_csr method

tools/litex_sim: add uart csr (required when with_uart=False with new add_csr method)

soc/integration/soc_core: rework csr assignation/reservation

Similar refactor than on interrupts. Adds a add_csr method but still
retro-compatible with old way to declare CSRs.

boards/targets: declare ethmac interrupt with new add_interrupt method

The previous way to define interrupt is still valid, but using add_interrupt
method will ease maintenance

Merge branch 'master' of github.com/enjoy-digital/litex

integration/soc_core: rework interrupt assignation/reservation

The CPUs can now reserve specific interrupts with reserved_interrupts property.
User can still define interrupts in SoCCore.interrupt_map (old way) or use
add_interrupt method. Interrupts specific to SoCCore internal modules are
allocated automatically on the remaining free interrupt ids.

Priority for the interrupts allocation:
- 1) CPU reserved interrupts.
- 2) User interrupts.
- 3) SoCCore interrupts.

test/test_targets: fix test_ulx3s name

boards/targets: fix ulx3s/versa_ecp5 build

cpu: add `reserved_interrupts` property

Merge pull request #179 from gsomlo/gls-xtra-addrlen

soc/integration/cpu_interface: more arch-specific address size fixes

soc/integration/cpu_interface: more arch-specific address size fixes

When generating arch-specific include files (generated/[mem|csr].h)
ensure address literal defines are suffixed by 'L', denoting their
'unsigned long' type. This inhibits compiler warnings when values
computed based on these constants are cast to pointers.

Also ensure csr_[read|write][b|w|l]() function declarations have
'unsigned long' address arguments.

Finally, restore the correct (32-bit, (unsigned *)) expected
behavior of the MMPTR() macro, inadvertently converted to an
arch-specific sized access (unsigned long *) by commit 5c2b8685.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

boards/targets: make sys_clk_freq a parameter

Most of the targets can now generate an abritrary sys_clk_freq from onboard XO.

boards/targets/minispartan6: for now revert experimental s6pll clocking

boards/plarforms/minispartan6: default to xc6slx25

bios/boot/ update linux memory mapping

tools/litex_term: add json support to load images to memory, allow passing speed as float

example json file (serialboot.json):
{
"binaries/Image":         "0xc0000000",
"binaries/rootfs.cpio":   "0xc2000000",
"binaries/rv32.dtb":      "0xc3000000",
"emulator/emulator.bin":  "0x20000000"
}

example command:
lxterm --images=serialboot.json /dev/ttyUSBX

Merge pull request #178 from daveshah1/vexriscv_linux_yosys

vexriscv: Fix some floating signals

vexriscv: Fix some floating signals

Signed-off-by: David Shah <dave@ds0.me>

bios/boot: add specific flash_boot for linux with vexriscv

bios/boot: rename MM_RAM to EMULATOR_RAM

soc/get_mem_data: add direct support for regions

We now support passing filename (offset=0), json file and regions

soc/interconnect/axi: add AXI2AXILite converter and use it in  AXI2Wishbone

soc/interconnect/axi: add AXI Lite definition

soc/interconnect/axi: add comment on axi signas that are present but not used

cores/cpu/vexriscv: add VexRiscvTimer and use it for the linux variant

bios/boot: add liftoff banner just before booting

bios/boot/netboot: only get boot.bin as default, add linux_vexriscv netboot config

soc/interconnect/axi: connect axi.ar/aw when selecting write or read

soc/interconnect/axi: wishbone address shift is not always 2, make it generic

soc/interconnect/wishbone: allow setting adr_width (default to 30)

soc/interconnect/axi/AXI2Wishbone: add buffer on axi command to be sure command is accepted before response is sent

build/sim: update tapcfg

Merge pull request #176 from gsomlo/gls-ulong-addr

software: use "unsigned long" for address values, also 8-byte alignment

software: use "unsigned long" for address values, also 8-byte alignment

Enable future support for 64-bit CPU models.

test/test_targets: comment bad variant tests for now

soc/interconnect/axi: add burst support to AXI2Wishbone

soc/interconnect/axi: add capabilities to AXIBurst2Beat and simplify/optimize

integration/soc_core: use cpu name as cpu-type for all cpus (mor1kx was instanciated with or1k)

Keep or1k retro-compatibility for now but add a warning

build/tools: add deprecated_warning

cpu_interface: default to gcc for all cpus unless told otherwise (mor1kx default was clang)

cpu: use property methods to return name, endianness, gcc triple/flags, linker output format

cpu: integrate nmigen version of Minerva, add submodule

Updating documents from LiteX BuildEnv Wiki

fix vexriscv build

Merge pull request #175 from mithro/cpu-docs

Standardizing `cpu_variants` and adding lots of documentation

Adding testing of cpu variants.

Work with no `cpu_variant` provided.

Updating documents from LiteX BuildEnv Wiki

Updating documents from LiteX BuildEnv Wiki

Standardize the `cpu_variant` strings.

Current valid `cpu_variant` values;
 * minimal  (alias: min)
 * lite     (alias: light, zephyr, nuttx)
 * standard (alias: std) - Default
 * full     (alias: everything)
 * linux

Fully documented in the [docs/Soft-CPU.md](docs/Soft-CPU.md) file
mirrored from the
[LiteX-BuildEnv Wiki](https://github.com/timvideos/litex-buildenv/wiki).

Also support "extensions" which are added to the `cpu_variant` with a
`+`. Currently only the `debug` extension is supported. In future hope
to add `mmu` and `hmul` extensions.

.gitmodules: use our VexRiscv-verilog

docs: Adding script to pull useful docs from LiteX BuildEnv's wiki.

soc/integration/soc_core: fix get_mem_data when not file is not multiple of 4 bytes

soc/integration/soc_core: fix get_mem_data for json files

soc/integration/soc_core: add integrated_sram_init

soc/integration/cpu_interface: fix banner in get_mem_header

Merge pull request #173 from gsomlo/gls-git-revision

build: handle exceptional case when litex/migen not deployed as git repo

build: handle exceptional case when litex/migen not deployed as git repo

tools/remote/csr_builder: allow comments in csv file and cleanup

software/libnet/microudp: rearrange send_packet, add comments and remove txlen padding

software/libnet/microudp: speed-up ARP by changing timeout/tries

First ARP request does not seem to be transmitted (the link is probably not
fully established). Reduce the timeout between tries and increase number of
tries.

build/tools: fix typo

setup.py: add short names for tools

tools/litex_term: change TERM prompt to LXTERM

build: add migen and litex git revision to generated file

build/tools: git_revision is not doing what we want, return "--------" for now

litex_setup: revert default install behaviour but add --user support

Merge pull request #171 from keesj/develop_as_user

Install development packages in the user directory

tools/litex_server: fix comms import

soc/integration: also add sha-1/date to generated software files

build: add sha-1/date to generated verilog, change git_version to git_revision

Install development packages in the user directory

When in development mode install the packages in the user directory using the
--user flag from pip. This allows to install and run without the need for root
access.

test/test_targets: cover all platforms

boards/platforms/ulx3s: fix default clock

boards/platforms/sp605: apply same simplifications than on others platforms

boards/platforms: add SP605

cores/cpu/vexriscv: fix wrong revert

targets/ac701: cleanup and make it similar to others targets.

Still supports EthernetSoC with RGMII and 1000BaseX.

targets/xilinx: remove keep attribute on clock going to idelayctrl

Causes P&R issues with Vivado.

boards/platform/ac701: add proper copyright, cleanup to be similar to others platforms

boards/platforms/kc705: provide only one default programmer as others platforms

boards: Xilinx ac701 dev board support

build/xilinx/ise.py: write .v file for post synthesis sim

build/xilinx/programmer: cleanup XC3SProg position parameter

build/xilinx/programmer: add position parameter to XC3SProg

.gitignore: ignore tilde files

targets/minispartan6: use S6PLL in CRG

cores/clock: add divclk_divide_range on S6PLL/S6DCM

cores/clock: use common XilinxClocking class for all Xilinx clocking modules

cores/clock: add initial Spartan6 PLL/DCM support

build: add git version (sha-1) used to create the scripts

build: scripts are generated by LiteX

build/xilinx/vivado: cleanup pull request #170

Merge pull request #170 from ldoolitt/master

build/xilinx/vivado: only try Xilinx setup if vivado is not already i…

build/xilinx/vivado: only try Xilinx setup if vivado is not already in the path

Only affects the non-Windows code path.
Uses python distutils, already used elsewhere.