ruby: Renamed Ruby's EventQueue to RubyEventQueue

--HG--
rename : src/mem/ruby/eventqueue/EventQueue.cc => src/mem/ruby/eventqueue/RubyEventQueue.cc
rename : src/mem/ruby/eventqueue/EventQueue.hh => src/mem/ruby/eventqueue/RubyEventQueue.hh
rename : src/mem/ruby/eventqueue/EventQueueNode.cc => src/mem/ruby/eventqueue/RubyEventQueueNode.cc
rename : src/mem/ruby/eventqueue/EventQueueNode.hh => src/mem/ruby/eventqueue/RubyEventQueueNode.hh

ruby: Removed System name clash by renaming ruby's System to RubySystem

ruby: rename config.include to config.hh and clean up the macro stuff.
I did the macro cleanup because I was worried that the SCons scanner
would get confused.  This code will hopefully go away soon anyway.

--HG--
rename : src/mem/ruby/config/config.include => src/mem/ruby/config/config.hh

ruby: strip out some unused defines

ruby: Import ruby and slicc from GEMS

We eventually plan to replace the m5 cache hierarchy with the GEMS
hierarchy, but for now we will make both live alongside eachother.

cpus: fix cpu progress event
this was double scheduling itself (once in constructor and once in cpu code). also add support for stopping / starting
progress events through repeatEvent flag and also changing the interval of the progress event as well

scons: re-work the *Source functions to take more information.
Start by turning all of the *Source functions into classes
so we can do more calculations and more easily collect the data we need.
Add parameters to the new classes for indicating what sorts of flags the
objects should be compiled with so we can allow certain files to be compiled
without Werror for example.

X86: Precompute the default and alternate address and operand size and the stack size.

X86: Split out the internal memory space from the regular translate() and precompute mode.

X86: Centralize updates to the handy M5 reg.

X86: Implement lowest priority interrupts more correctly.
Lowest priority interrupts are now delivered based on a rotating offset into
the list of potential recipients. There could be parasitic cases were a
processor gets picked on and ends up at that rotating offset all the time, but
it's much more likely that the group will stay consistent and the pain will be
distributed evenly.

X86: Tell the function that sends int messages who to send to instead of figuring it out itself.

X86: Make the local APICs register themselves with the IO APIC.
This is a hack so that the IO APIC can figure out information about the local
APICs. The local APICs still have no way to find out about each other.
Ideally, when the local APICs update state that's relevant to somebody else,
they'd send an update to everyone. Without being able to do a broadcast, that
would still require knowing who else there is to notify. Other broadcasts are
implemented using assumptions that may not always be true.

X86: Record the initial APIC ID which identifies an APIC in M5.
The ID as exposed to software can be changed. Tracking those changes in M5
would be cumbersome, especially since there's no guarantee the IDs will remain
unique.

X86, Config: Make makeX86System consider the number of CPUs, and clean up interrupt assignment.

SPARC: Tighten up the clone system call and SPARCs copyRegs.

request: reorganize flags to group related flags together.

X86: Put the StoreCheck flag with the others, and don't collide with other flags.

stats: expose statistics to python

stats: Move flags into info.hh and use base/flags.hh to manage the flags

stats: Shuffle around info stuff so it can be accessed separately

stats: Rename the info classes to hopefully make things a bit clearer
FooInfoBase became FooInfo
FooInfo became FooInfoProxy

stats: update reference outputs now that compatibility is gone
Because of the initialization bug, it wasn't consistent anyway.

stats: remove simplescalar compatibility for printing

stats: fix initialization bug in distribution text output

i8254xGBe: major style overhaul.
Moved DescCache template functions from .hh to .cc file.
Also fixed lots of line-wrapping problems, and some irregular indentation.

Update stats for new single bad-address responder.
Mostly just config.ini updates, though the different response
latency for bad addresses caused very minor timing changes
in the O3 Linux boot tests.

mem: use single BadAddr responder per system.
Previously there was one per bus, which caused some coherence problems
when more than one decided to respond.  Now there is just one on
the main memory bus.  The default bus responder on all other buses
is now the downstream cache's cpu_side port.  Caches no longer need
to do address range filtering; instead, we just have a simple flag
to prevent snoops from propagating to the I/O bus.

scons:  Rename the basic environment from env -> main.
env is used as a local variable all over the place and sometimes it is
easy to get confused as to whether the global env or local env is being
used.  This will become especially important when I change the way we
support our variants.

scons: Fix two problems with the way that the library path is generated.
1) -L is automatically added, so don't do it ourselves
2) prepend the paths for gzstream and libelf so they are certain to
come first. The problem is that python might add /usr/lib to the path
and the user might have a locally installed version of libelf installed.

Automated merge with ssh://m5sim.org//repo/m5

pseudo: only include kernel stats if FULL_SYSTEM.

arm: include missing file for arm

arm: Unify the ARM tlb.  We forgot about this when we did the rest.
This code compiles, but there are no tests still

rundiff: flush stdout after each diff

scons: make default target work again

Set up m5threads tests on classic (non-ruby) memory system.
Just one test (40.m5threads-test-atomic) is set up for now.
These tests require that the m5threads SPARC binaries are present
in /dist or in test-progs.

syscall_emul: style fixes (mostly wrapping overly long lines)

syscall: Resolve conflicts between m5threads and Gabe's recent SE changes.

Commit m5threads package.

This patch adds limited multithreading support in syscall-emulation
mode, by using the clone system call.  The clone system call works
for Alpha, SPARC and x86, and multithreaded applications run
correctly in Alpha and SPARC.

SCons: Export export_vars so SConsopts files can add to them

Minor tweaks for future Ruby compatibility.

request: add PREFETCH flag.

request: rename INST_READ to INST_FETCH.

request: split public and private flags into separate fields.
This frees up needed space for more public flags.  Also:
- remove unused Request accessor methods
- make Packet use public Request accessors, so it need not be a friend

Mem: Fill out the comment that describes the LOCKED request flag.

Mem: Change isLlsc to isLLSC.

X86: Fix the functions that manipulate large bit arrays in the local APIC.

X86: Fix up a copyright.

X86: Fix how the TLB handles the storecheck flag.

X86: Recognize and handle the lock legacy prefix.

X86: Implement a locking version of XADD.

X86: Implement a locking version of BTC.

X86: Implement a locking version of BTR.

X86: Implement a locking version of CMPXCHG.

X86: Implement a locking version of BTS.

X86: Implement a locking version of DEC.

X86: Implement a locking version of INC.

X86: Implement a locking version of NEG.

X86: Implement a locking version of NOT.

X86: Implement a locking version of XCHG.

X86: Implement a locking version of XOR.

X86: Implement a locking version of SUB.

X86: Implement a locking version of AND.

X86: Implement a locking version of SBB.

X86: Implement a locking version of ADC.

X86: Implement a locking version of OR.

X86: Implement a locking version of ADD.

X86: Implement the stul microop.
This microop does a store and unlocks the requested address. The RISC86
microop ISA doesn't seem to have an equivalent to this, so I'm guessing that
the store following an ldstl is automatically unlocking. We don't do it this
way for performance reasons since the behavior is the same.

X86: Implement the ldstl microop.
This microop does a load, checks that a store would succeed, and locks the
requested address.

CPUs: Make the atomic CPU support locked memory accesses.

Memory: Add a LOCKED flag back in for x86 style locking.

Memory: Rename LOCKED for load locked store conditional to LLSC.

SE mode: Make keeping track of the number of syscalls less hacky.

X86: Actually put the PCI INTA entry into the MP tables.

X86: Mask the PIC at startup to avoid a glitch which causes an NMI.

X86: Make E820 report nice, round (and correct) numbers.

X86: Actually handle 16 bit mode modrm.

X86: Make the TEST instruction set all the flags it's supposed to.

X86: Implement broadcast IPIs.

X86: Fix the ordering of the vendor string reported by CPUID.

X86: Keep track of what the initial count value was in the LAPIC timer.

X86: Only recognize the first startup IPI after INIT or reset.

X86: Use recvResponse to implement the idle bit in the Local APIC ICR.

X86: Add a function which gets called when an interrupt message has been delivered.

X86: Fix the flags for interrupt response messages.

X86: Explicitly use the right width in a few places that need a 64 bit value.

X86: Keep track of the pioAddr for the local APIC.

X86: Implement far jmp.

X86: Some segment selectors can be used when "NULL".

X86: Fix a bug in the chks microop where it ignored that it found a fault.

X86: Make the interrupt entering microcode record the value to use, not actually use it.

X86: LEA calculates an address before segmentation.

X86: Implement the save machine status word instruction (SMSW).

X86: Implement the load machine status word instruction (LMSW).

X86: Update the stats for the fix for CPUID.

X86: Only use %eax to select a function and look like we support sse2.

X86: Fix the mov to segment selector in real mode instruction microcode.

X86: The startup IPI delivery mode is not reserved.

X86: Implement the STARTUP IPI.