Alpha: Phase out Alpha's intregfile.hh and intregfile.cc.

SPARC: Phase out SPARC's intregfile.hh.

X86: Phase out x86's intregfile.hh.

MIPS: Phase out MIPS's int_regfile.hh.

ARM: Flush out the ARM's int_regfile.hh.

Registers: Eliminate the ISA defined integer register file.

Registers: Eliminate the ISA defined floating point register file.

Registers: Get rid of the float register width parameter.

Registers: Add an ISA object which replaces the MiscRegFile.
This object encapsulates (or will eventually) the identity and characteristics
of the ISA in the CPU.

ARM: Use custom read/write code to alias R15 with the PC.

ISA parser: Allow alternative read/write code for operands.

ARM: Move the remaining microops out of the decoder and into the ISA desc.

ARM: Move the memory microops out of the decoder and into the ISA desc.

ARM: Move the integer microops out of the decoder and into the ISA desc.

ARM: Improve memory instruction disassembly.

ARM: Tune up predicated instruction decoding.

ARM: Get rid of the MemAcc and EAComp static insts.

ARM: Get rid of end_addr in the ArmMacroStore constructor.

ARM: Add an AddrMode2 format for memory instructions that use address mode 2.

ARM: Don't always update CPSR.

ARM: Add an AddrMode3 format for memory instructions that use address mode 3.

ARM: Add load/store double instructions.

ARM: Add operands for the load/store double instructions.

X86: Fix a bug in IRET_PROT's microcode. The immediate form of sra was intended.

slicc: fixed MI_example bug.  The directory wasn't deallocating the TBE, leading to a leak. Also increased the default max TBE size to 256 to allow memtest to pass the regression.

ruby: set the default values of the debug object so that nothing is printed

slicc: Fixed MI_example bug.  The directory was not writing data to DRAM after a PUTX.

removed stray debug print

Add ability to skip tests by adding 'skip' file to test dir,
and skip simple-timing-mp-ruby test for now (until we fix ruby atomics).

automerge

tests: stats outputs now include CDFs, update tests that use those so they're easier to diff

tests: update regression tests for changes in stats output and changes in ruby.

ruby: Fix RubyMemory to work with the newer ruby.

ruby: apply some fixes that were overwritten by the recent ruby import.

slicc: update parser.py for changes in slicc language.

scons: update SCons files for changes in ruby.

ruby: Import the latest ruby changes from gems.
This was done with an automated process, so there could be things that were
done in this tree in the past that didn't make it.  One known regression
is that atomic memory operations do not seem to work properly anymore.

ruby: replace strings that were missed in original ruby import.

SPARC: Fix the parenthesis in inUserMode.

inorder: Fix up some reference stats.

ARM: Fix how address mode bits are handled.

ARM: Fix the code snippet for mla.

typo: correct spelling

attrdict: correct delattr

stats: fix usage of jobfile

ARM: Make DataOps select from a set of ways to set the c and v flags.

ARM: Get rid of some bitfields that aren't used. A few may need to be readded.

ARM: Add a findLsbSet function and use it to implement clz.

ARM: Add defaults for DataOp flag code.

ARM: Get rid of the val2 variable.

ARM: Centralize the declaration of resTemp.

ARM: Add a DataImmOp format similar to DataOp.

ARM: Decode some media instructions. These are untested.

ARM: Use the new DataOp format to simplify the decoder.

ARM: Add in some new artificial fields that make decoding a little easier.

ARM: Recognize the IntRegs trace flag.

ARM: Add a DataOp format so data op definitions can be aggregated.

ARM: Show more information when disassembling data processing intstructions.
This will need more work, but it should be a lot closer.

ARM: Show branch targets relative to the nearest symbol.

ARM: Write a function for printing mnemonics and predicates.

ARM: Fill out the printReg function.

ARM: Fix signed multiply long and add some unimplemented loads.

ARM: Link register is trashed by non-executed branch and link operations.

ARM: Added unimplemented load/store multiple instructions.

makerelease: Don't hide x86 any more.

Regressions: Build ARM_SE regressions by default.

ARM: Simplify some utility functions.

ARM: Move util functions out of the isa desc.

ARM: Simplify the ISA desc by pulling some classes out of it.

ARM: Remove the currently unecessary FPAOp class.

ARM: Make inst bitfields accessible outside of the isa desc.

ARM: Don't downconvert ExtMachInsts to MachInsts.

BitUnion: Add more constiness.

ARM: Get rid of a few more unused operands.

ARM: Get rid of unnecessary Re operand.

ARM: Clear out some inherited hangers on in util.isa and utility.hh.

ARM: Get rid of unnecessary fp_enable_checks.

ARM: Adjust simplify rotate_imm slightly.

ARM: Make the isa parser aware that CPSR is being used.

ARM: Pull some static code out of the isa desc and create miscregs.hh.

ARM: Get rid of unused postacc_code.

scons: Make shared library builds work again
Compile gzstream as position independent code
use the PIC version of date for shared libs...oops

copyright: I missed some copyrights during ruby integration

ARM: Add a hello world regression.

ARM: Add a hello world binary.

ARM: Hook in the mmap2 system call. Make ArmLinuxProcess handle 5,6 syscall params.

ARM: Add a memory_barrier function to the "comm page".
This function doesn't actually provide a memory barrier (I don't think they're
implemented) and instead just returns.

ARM: Add a cmpxchg implementation to the "comm page".
This implementation does what it's supposed to (I think), but it's not atomic
and doesn't have memory barriers like the kernel's version.

ARM: Implement TLS. This is not tested.

ARM: Make ArmLinuxProcess understand "ARM private" system calls.

ARM: Update the kernel version M5 reports to 2.6.16.19

cleanup: Make use of types properly and make the loop a little more clear.

scons: Make it so that the processing of trace flags does not depend on order

types: need typename keyword to get the type.

types: clean up types, especially signed vs unsigned

move: put predictor includes and cc files into the same place

--HG--
rename : src/cpu/2bit_local_pred.cc => src/cpu/pred/2bit_local.cc
rename : src/cpu/o3/2bit_local_pred.hh => src/cpu/pred/2bit_local.hh
rename : src/cpu/btb.cc => src/cpu/pred/btb.cc
rename : src/cpu/o3/btb.hh => src/cpu/pred/btb.hh
rename : src/cpu/ras.cc => src/cpu/pred/ras.cc
rename : src/cpu/o3/ras.hh => src/cpu/pred/ras.hh
rename : src/cpu/tournament_pred.cc => src/cpu/pred/tournament.cc
rename : src/cpu/o3/tournament_pred.hh => src/cpu/pred/tournament.hh

style: cleanup style

swig: %include Event before PythonEvent so python gets the subclass correct.
Before this change, some versions of swig would cause PythonEvent to be
derived from object instead of Event

request: add accessor and constructor for setting time other than curTick

X86: Keep track of more descriptor state to accomodate KVM.