kernel: Try an order-independent approach to hashing `dict`.

Co-Authored-By: David Shah <dave@ds0.me>
Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

kernel: Ensure `dict` always hashes to the same value given the same contents.

kernel: Re-implement `dict` hash code as a `dict` member function instead of a specialized template for `hash_ops`.

techmap: Replace naughty `const_cast<>()`s.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

techmap: Replace pseudo-private member usage with the range accessor function and some naughty `const_cast<>()`s.

techmap: sort celltypeMap as it determines techmap order

Replace `std::set`s using custom comparators with `pool`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

techmap: prefix special wires with backslash for use as IdString

Further clean up `passes/techmap/techmap.cc`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Use `emplace()` for more efficient insertion into various `dict`s.

Build constant bits directly rather than constructing an object and copying its bits.

Replace `std::set` with `pool` for `cell_to_inbit` and `outbit_to_cell`.

Use `emplace()` rather than `insert()`.

Clean up pseudo-private member usage and ensure range iteration uses references where possible to avoid unnecessary copies.

Clean up extraneous buffer.

Replace `std::map` with `dict` for `unique_bit_id`.

Replace `std::map` with `dict` for `port_new2old_map`, `port_connmap`, and `cellbits_to_tplbits`.

Replace `std::map` with `dict` for `connbits_map`, `cell_to_inbit`, and `outbit_to_cell`.

Replace `std::map` with `dict` for `TechmapWires` type.

Replace `std::map` with `dict` for `celltypeMap`.

Replace `std::set` with `pool` for `handled_cells` and `techmap_wire_names`.

Replace `std::map` with `dict` for `positional_ports`.

Add specialized `hash()` for type `dict` and use a `dict` instead of a `std::map` for `techmap_cache` and `techmap_do_cache`.

Replace `std::map` with `dict` for `simplemap_mappers`.

Use `nullptr` instead of `NULL` in `passes/techmap/techmap.cc`.

Replace `std::string` and `RTLIL::IdString` with `IdString` in `passes/techmap/techmap.cc`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Do not modify design modules while iterating over `modules()`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Clean up pseudo-private member usage, superfluous `std::vector` instantiation, and `RTLIL::id2cstr()` usage in `passes/techmap/techmap.cc`.

Merge pull request #2025 from YosysHQ/eddie/frontend_cleanup

frontend: cleanup to use more ID::*, more dict<> instead of map<>

Merge pull request #2012 from whitequark/fix-wasi-abc-build

Fix WASI builds with abc enabled

Merge pull request #2026 from YosysHQ/eddie/scratchpad_abc9_W

synth_ice40/ecp5/xilinx: allow abc9.W to be overridden via scratchpad

Merge pull request #2024 from YosysHQ/eddie/primitive_src

verilog: set src attribute for primitives

Merge pull request #2023 from YosysHQ/eddie/specify_src

verilog: fix specify src attribute

synth_ice40/ecp5/xilinx: allow abc9.W to be overridden via scratchpad

verilog: fix specify src attribute

frontend: cleanup to use more ID::*, more dict<> instead of map<>

verilog: set src attribute for primitives

tests: add tests for primitives' src

Merge pull request #1996 from boqwxp/rtlil_source_locations

frontend: Include complete source location instead of just `location.first_line` in `frontends/ast/genrtlil.cc`.

Merge pull request #2000 from whitequark/log_error-trap

kernel: Trap in `log_error()` when a debugger is attached

kernel: Trap in `log_error()` when a debugger is attached.

The workflow of debugging fatal pass errors in Yosys is flawed in
three ways:
 1. Running Yosys under a debugger is sufficient for the debugger
    to catch some fatal errors (segfaults, aborts, STL exceptions)
    but not others (`log_error()`, `log_cmd_error()`). This is
    neither obvious nor easy to remember.
 2. To catch Yosys-specific fatal errors, it is necessary to set
    a breakpoint at `logv_error_with_prefix()`, or at least,
    `logv_error()`. This is neither obvious nor easy to remember,
    and GDB's autocomplete takes many seconds to suggest function
    names due to the large amount of symbols in Yosys.
 3. If a breakpoint is not set and Yosys encounters with such
    a fatal error, the process terminates. When debugging a crash
    that takes a long time to reproduce (or a nondeterministic crash)
    this can waste a significant amount of time.

To solve this problem, add a macro `YS_DEBUGTRAP` that acts as a hard
breakpoint (if available), and a macro `YS_DEBUGTRAP_IF_DEBUGGING`
that acts as a hard breakpoint only if debugger is present.

Then, use `YS_DEBUGTRAP_IF_DEBUGGING` in `logv_error_with_prefix()`
to obviate the need for a breakpoint on nearly every platform.

Co-Authored-By: Alberto Gonzalez <boqwxp@airmail.cc>

Merge pull request #2014 from YosysHQ/claire/fixoptalu

Fix the other "opt_expr -fine" bug introduced in 213a89558

test: add test for #2014

Merge pull request #2013 from YosysHQ/eddie/aiger_fixes

 aiger: fixes for ports that have start_offset != 0

Fix the other "opt_expr -fine" bug introduced in 213a89558

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

abc9_ops: -reintegrate to be sensitive to start_offset too

tests: aiger test for wire->start_offset != 0

aiger: fixes for ports that have start_offset != 0

Merge pull request #2010 from YosysHQ/claire/fixopt

Fix "opt_expr -fine" bug introduced in 213a89558

Update ABC to include WASI support fixes.

Fix WASI builds with abc enabled.

This PR works around #2011.

Merge pull request #2001 from whitequark/wasi

Add WASI platform support

Add testcase for #2010

Fix "opt_expr -fine" bug introduced in 213a89558

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1997 from whitequark/document-ootb

Explain how to do out-of-tree builds in README

Merge pull request #1981 from YosysHQ/claire/fix1837

Clear current_scope when done with RTLIL generation

frontend: Include complete source location instead of just `location.first_line` in `frontends/ast/genrtlil.cc`.

Add WASI platform support.

This includes the following significant changes:
  * Patching ezsat and minisat to disable resource limiting code
    on WASM/WASI, since the POSIX functions they use are unavailable.
  * Adding a new definition, YOSYS_DISABLE_SPAWN, present if platform
    does not support spawning subprocesses (i.e. Emscripten or WASI).
    This definition hides the definition of `run_command()`.
  * Adding a new Makefile flag, DISABLE_SPAWN, present in the same
    condition. This flag disables all passes that require spawning
    subprocesses for their function.

Merge pull request #1999 from YosysHQ/eddie/verific_enum_again

verific: recover wiretype/enum attr as part of import_attributes()

Merge pull request #2008 from whitequark/editorconfig-abc

Fix .editorconfig to not break abc

verific: ignore anonymous enums

Fix .editorconfig to not break abc.

verific: support VHDL enums too

Merge pull request #1946 from YosysHQ/eddie/yosyshq_abc

abc: use YosysHQ/abc instead of upstream berkeley-abc/abc

Update CHANGELOG and manual for departure from upstream

abc: use YosysHQ/abc instead of upstream berkeley-abc/abc

Enabling modifications

Merge pull request #1992 from YosysHQ/eddie/bugpoint_help

bugpoint: improve help text

verific: recover wiretype/enum attr as part of import_attributes()

Merge pull request #2002 from YosysHQ/dave/cxxrtl-width

cxxrtl: Round up constant width

cxxrtl: Round up constant width

Signed-off-by: David Shah <dave@ds0.me>

README: explain how to do out-of-tree builds.

Fix out-of-tree builds configured as `SMALL := 1`.

gowin,ecp5: remove generated files in `make clean`.

Merge pull request #1998 from whitequark/cxxrtl-fixes

cxxrtl: fix attribute syntax, minor fixes

bugpoint: improve messaging

bugpoint: (* keep *) to (* bugpoint_keep *); also apply to modules/cells

Revert "verific: import enum attributes from verific"

This reverts commit 5028e17f7db11f901ce9e423dfe2c6f7e68259cc.

cxxrtl: use `cxxrtl_` prefix rather than `cxxrtl.`

The former prefix does not need to be escaped in Verilog, unlike
the latter, and the Yosys convention is to use the former.

bugpoint: skip ports with (* keep *) on; add header

Merge pull request #1995 from YosysHQ/eddie/fix_verific_wiretype

verific: do not assert if wire not found; warn instead

intel_alm: cleanup duplication

cxxrtl: improve printing of narrow memories.

cxxrtl: fix handling of parametric modules with large parameters.

These have a `$paramod$` prefix, not `$paramod\\`.

verific: do not assert if wire not found; warn instead

bugpoint: improve help text

Merge pull request #1974 from YosysHQ/eddie/abc9_disable_mfs

abc9: tolerate &mfs failure by writing output file before calling it (and using that if it fails)

Merge pull request #1989 from boqwxp/qbfsat_anyconst_sourcelocs

qbfsat: Make hole name recovery from source locations more robust.

Merge pull request #1988 from boqwxp/qbfsat

qbfsat: Add `-assume-negative-polarity` option.

Merge pull request #1986 from YosysHQ/eddie/verific_enum

verific: import enum attributes from verific

intel_alm: work around a Quartus ICE

qbfsat: Make hole name recovery more robust. Allow multiple cell types to share the same source location as long as only one `$anyconst` or `$anyseq` has that location.

Merge pull request #1984 from YosysHQ/eddie/getParam_exception

kernel: Cell::getParam() to throw exception again if not found

qbfsat: Add `-assume-negative-polarity` option.

ecp5: ecp5_gsr to skip cells that don't have GSR parameter again

tests: read +/xilinx/cell_sim.v before xilinx_dsp test

xilinx: xilinx_dsp_cascade to check CREG for DSP48E1 only

verific: import enum attributes from verific

test: ice40_dsp test to read +/ice40/cells_sim.v for default params

xilinx: improve xilinx_dffopt message

xilinx: xilinx_dffopt to read cells_sim.v; fix test