travis: upload noarch conda package correctly.

travis: install the package that was just built.

Otherwise, conda will select a newer remote version if available,
even with --use-local.

travis: workaround for conda noarch bug

conda: build migen as noarch.

conda: include hash in commit.

sim: fix case break

sim: do not use py35 collections.Generator

travis: workaround for conda noarch bug

conda: noarch

sim: truncate case test value

test: fix divider testbench

sim: generators are also iterables...

sim: accept iterables as generator list

verilog, sim: accept iterables in FHDL statements

genlib/fsm: fix return value of _get_register_control

MANIFEST.in: fix lm32 data directory

Revert "sim/core: fix Cat bitshift"

This reverts commit 6d6f91a02b6ff4b5459fe91fcae5b97ce915f7dd.

sim/core: fix Cat bitshift

sim/core: truncate evaluated values before test in If

software: do not build libdyld and libunwind for lm32. Closes #22

build/vivado: quote paths in Tcl (prevents problems with \ on Windows)

sim: support execution of nested statement lists (typo)

sim: support execution of nested statement lists

integration/builder: escape backslash in makefile defines

genlib/fifo: width_or_layout -> width

Merge branch 'new' of github.com:m-labs/misoc into new

integration/builder: fix building for SoCSDRAM-based targets when SDRAM is disabled

Reported by Florent Kermarrec

software/bios: move romboot after serialboot and netboot

On designs using romboot (firmware embedded in ram blocks), we generally upload new firmwares with serialboot and netboot for prototyping.
Moving romboot after serialboot and netboot avoid manual interrupts of the boot sequence.

software/bios: move romboot after serialboot and netboot

On designs using romboot (firmware embedded in ram blocks), we generally upload new firmwares with serialboot and netboot for prototyping.
Moving romboot after serialboot and netboot avoid manual interrupts of the boot sequence.

test/divider: subtests

vivado progammer: allow to specify flash chip

sim: make sure replaced memory signals are always in VCD signal set

setup: include software and Verilog files

Broken on Python 3.5
error: can't copy 'misoc/software': doesn't exist or not a regular file

interconnect/stream: add missing part of Demultiplexer

setup: add entry points

setup: fix readme

travis/conda: build for python 3.5

travis/conda: build for python 3.5

travis: activate py35

travis: activate py35

travis: python 3.5

travis: python 3.5

sdram: cleanup

liteeth_mini: fix imports, replace Counter and FlipFlop

interconnect/stream: add multiplexer and demultiplexer

genlib/fifo: add missing imports

test/fifo: do not use Record

interconnect/stream: remove param, do not depend on FIFO Record support

lasmicon: do not depend on FIFO Record support

genlib/fifo: remove Record support

command line options support, CSR CSV, all targets building

flterm: cleanup

cores/gpio: fix import

build: stop at the first failed Quartus command

build: add missing import for Lattice Diamond

fhdl/FullMemoryWE: fix clocking

fhdl: typecheck ClockSignal and ResetSignal arguments

soc_core: simplify settings (assume CPU and CSR present)

minor fixes

Merge branch 'master' of github.com:m-labs/misoc

Revert "Sort constants in csr generation."

This reverts commit d628c147ecb92c871cc68e2f29511c600861fcb9.

build: cleanup

basic out-of-tree build support (OK on PPro)

Fix typo.

move software into misoc

Sort constants in csr generation.

Previously the order of constant output depended on Python's hashing order
which changes every run. This caused the file to change every run.

With this change the csr.h file will always be the same. This can be verified
this with the following;
```bash
 CSR=software/include/generated/csr.h
 for i in 1 2 3 4 5 6; do
   rm -f $CSR; python make.py build-headers
   cp $CSR $CSR.$i
 done
 md5sum $CSR.*
```

Sort constants in csr generation.

Previously the order of constant output depended on Python's hashing order
which changes every run. This caused the file to change every run.

With this change the csr.h file will always be the same. This can be verified
this with the following;
```bash
 CSR=software/include/generated/csr.h
 for i in 1 2 3 4 5 6; do
   rm -f $CSR; python make.py build-headers
   cp $CSR $CSR.$i
 done
 md5sum $CSR.*
```

Revert "Use shutil rather then rm -rf command."

This reverts commit d8fd4fe7257eea9efe252376305b716b2f51840f.

Revert "Use shutil rather then rm -rf command."

This reverts commit d8fd4fe7257eea9efe252376305b716b2f51840f.

sdram working on PPro

fhdl/specials/Tristate: handle i=None

fhdl/structure: relax type requirements for Array elements

replace flen with len

fhdl: replace flen with len

wrap expressions in Specials

add stream, fix CPUs and more imports. simple target boots on ppro.

fhdl: introduce wrap function

fhdl: export DUID

fix most imports

interconnect: add bus/bank components from Migen

setup: simpler version check, beta status

lasmicon: enable refresh at all times

break down sdram, improve consistency of core names

cores directory

reorganization WIP: flatten core structure (SDRAM still needs to be done)

fsm: NextState and NextValue should derive from _Statement

setup: remove unneeded import

setup: cleanup

setup: convert to unix eols

CONTRIBUTING.md->rst

README.md->rst

migen.fhdl.std -> migen

misoclib -> misoc

sim: fix slice assign

conda: use new branch (revert this after merge)

setup.py: cleanup

fsm: support complex targets in NextValue. Closes #27.

fhdl/namer: support ClockSignal and ResetSignal. Closes #24

Add init file in sdram/phy dir

Without __init__.py file, when using setup.py, setuptools' find_package() function does not find the files in sdram/phy package. Hence .egg file entirely misses sdram/phy directory

More info here: https://bitbucket.org/pypa/setuptools/issues/97

sim: insert resets, support ClockSignal and ResetSignal