build.{dsl,plat,res}: allow dir="oe".

Although a dir="oe" pin is generally equivalent to dir="io" pin with
the i* signal(s) disconnected, they are not equivalent, because some
pins may not be able to support input buffers at all, either because
there are no input buffers, or because the input buffers are consumed
by some other resource.

E.g. this can happen on iCE40 when the input buffer is consumed by
a PLL.

lib.io: allow dir="oe".

Although a dir="oe" pin is generally equivalent to dir="io" pin with
the i* signal(s) disconnected, they are not equivalent, because some
pins may not be able to support input buffers at all, either because
there are no input buffers, or because the input buffers are consumed
by some other resource.

E.g. this can happen on iCE40 when the input buffer is consumed by
a PLL.

build.{res,plat}: use xdr=0 as default, not xdr=1.

The previous behavior was semantically incorrect.

build.res: allow requesting raw ports, with dir="-".

This provides an escape hatch for the case where the nMigen platform
code is not flexible enough, and a IO buffer primitive needs to be
instantiated directly.

lib.io: allow Pin(xdr=0), representing a combinatorial I/O buffer.

vendor.fpga.lattice_ice40: enable SystemVerilog when reading .sv files.

build.res: if not specified, request resource #0.

This markedly differs from oMigen system, which would request
consecutive resources. The difference is deliberate; most resources
are singular, so it does not matter for them, and for resources where
it does matter, which pins are requested should not depend on order
of execution of `platform.request`.

vendor.fpga.lattice_ice40: instantiate SB_IO and apply extras.

The PULLUP and PULLUP_RESISTOR extras are representable in the PCF
file. The IO_STANDARD extra, however, can only be an SB_IO parameter.

hdl.ir: accept LHS signals like slices as Instance io ports.

This is unlikely to work with anything except Slice and Cat, but
there's no especially good place to enforce it. (Maybe in Instance?)

hdl.dsl: allow adding submodules with computed name, like with domains.

hdl.ir: accept expanded (kind, name, value) tuples in Instance.

This is useful for e.g. programmatically generating parameters
without having to mess with kwargs dicts.

build.{res,plat}: propagate extras to pin fragment factories.

This is necessary because on some platforms, like iCE40, extras
become parameters on an IO primitive, since the constraint file
format is not expressive enough for all of them.

build.res: simplify. NFC.

build.dsl: require a dict for extras instead of a stringly array.

Fixes #72.

vendor.fpga.lattice_ice40: use .bin suffix for bitstream tempfiles.

vendor.tinyfpga_{b→bx}

vendor.tinyfpga_b: fix IO_STANDARD.

vendor.tinyfpga_b: implement.

vendor.icestick: fix typo.

Travis: update install script.

vendor.ice40_hx1k_blink_evn: implement.

vendor.icestick: implement.

vendor.fpga.lattice_ice40: implement.

build.plat: implement.

build.res: always return a Pin record.

In the simple cases, a Pin record consisting of exactly one field
is equivalent in every way to this single field. In the more complex
case however, it can be used as a record, making the code more robust
such that it works with both bidirectional and unidirectional pins.

build.res: accept a list of clocks in ConstraintManager constructor.

back.rtlil: allow specifying platform for convert().

Add versioneer.

hdl.ir: silence unused elaboratable warning on interpreter crash.

build.res: add ConstraintManager.

build.dsl: make Pins and DiffPairs iterable.

Returns pin names.

build.dsl: improve repr of Pins() and DiffPairs().

hdl.rec: allow providing fields during construction.

This allows creating records populated with e.g. signals with custom
names, or sub-records that are instances of Record subclasses.

Consider Instances a part of containing fragment for use-def purposes.

Fixes #70.

Add import so that Tristate.elaborate builds

hdl.ir: when adding sync domain to a design, also add it to ports.

Otherwise we end up in a situation where the examples don't have
clk and rst as ports, which is not nice.

Fixes #67.

hdl.ir: during port propagation, defs should take priority over uses.

back.rtlil: assign undriven signals to their reset value.

Fixes #35.

hdl: make all public Value classes other than Record final.

In some cases, nMigen uses type() instead of isinstance() to dispatch
on types. Make sure all such uses of type() are robust; in addition,
make it clear that nMigen AST classes are not meant to be subclassed.
(Record is an exception.)

Fixes #65.

hdl.ir: only pull explicitly specified ports to toplevel, if any.

Fixes #30.

lib.io: add a name argument to the Pin constructor.

build.dsl: style. NFC.

build: add DSL for defining platform resources.

back.verilog: allow stripping the src attribute, for cleaner output.

compat.fhdl.specials: fix Tristate, TSTriple.

* fix TSTriple instance.
* TSTriple, Tristate: tag as Elaboratable

compat.fhdl.specials: fix Tristate.

compat.fhdl.specials: fix TSTriple.

hdl.ir: rework named port handling for Instances.

The main purpose of this rework is cleanup, to avoid specifying
the direction of input ports in an implicit, ad-hoc way using
the named ports and ports dictionaries.

While working on this I realized that output ports can be connected
to anything that is valid on LHS, so this is now supported too.

Remove examples/tbuf.py.

This example predates the plans for nmigen.build, and indeed
get_tristate and TSTriple no longer exist.

hdl.ir: detect elaboratables that are created but not used.

Requres every elaboratable to inherit from Elaboratable, but still
accepts ones that do not, with a warning.

Fixes #3.

back.rtlil: emit `nmigen.hierarchy` attribute.

Fixes #54.

hdl.ast: improve tests for exceptional conditions.

hdl.ast: accept Signals with identical min/max bounds.

And produce a 0-bit signal.

Fixes #58.

back.rtlil: only expand legalized values in Array/Part context on RHS.

Otherwise the following code fails to compile:

    index = Signal(1)
    array = Array(range(2))
    with m.If(0 == array[index]):
        m.d.sync += index.eq(0)

Fixes #51.

hdl.rec: implement Record.connect.

Fixes #31.

back.rtlil: allow record slices on LHS.

hdl.rec: fix slicing of records.

hdl.xfrm: handle classes that inherit from Record.

lib.io: rework TSTriple/Tristate interface to use pin_layout/Pin.

hdl.ast: fix some type checks.

hdl.xfrm: allow using FragmentTransformer on any elaboratable.

Fixes #29.

hdl: remove deprecated get_fragment() and lower() methods.

hdl.ast: handle a common typo, such as Signal(1, True).

test_sim: add missing add_process().

Fixes #43.

lib.cdc: add optional reset to MultiReg, and document its use cases.

back.rtlil: fix off-by-one in Part legalization.

Fixes #52.

hdl.rec: separate record and signal name with __, not _.

This makes names of signals within records less ambiguous, in case
they themselves have underscores within them.

hdl.ast: fix typo.

Fixes #49.

examples.por: fix typo

lib.fifo: register GrayEncoder output before CDC.

Without this register, static hazards in the encoder could cause
multiple encoder output bits to toggle, which would be incorrectly
sampled by the 2FF synchronizer.

Reported by @Wren6991.

tracer: factor out get_var_name(default=).

hdl.rec: remove __slots__.

Left in by mistake.

setup.py: constrain Python version

Installation should be constraint to supported Python versions, using `python_requires`,
refer to [1] for details.

[1] https://packaging.python.org/guides/distributing-packages-using-setuptools/#python-requires

hdl.ir: raise a more descriptive error on non-elaboratable object.

back.rtlil: accept ast.Const as cell parameter.

hdl.ast: fix ValueKey for Cat.

compat.fhdl.module: fix typo.

compat.fhdl.specials: fix __all__ list.

compat.genlib.resetsync: add shim for AsyncResetSynchronizer.

compat.fifo: fix _FIFOInterface deprecation wrapper.

lib.cdc: add ResetSynchronizer.

back.pysim: support async reset.

back.pysim: give better names to unnamed fragments and their signals.

Was: top.#0, top.None_clk
Now: top.U0, top.U0_clk

(U for Unnamed, or similarly, an unit refdes.)

examples: update for newer API.

back.rtlil: accept any elaboratable, not just fragments.

compat: suppress deprecation warnings that are internal or during test.

test.compat: reenable tests converting to Verilog.

compat.sim: fix deprecated stdlib import.

hdl.ir: rename .get_fragment() to .elaborate().

Closes #9.

test.compat: import tests from Migen as appropriate.

test_signed and test_coding are adjusted slightly to account for
differences in comb propagation between the simulators; we might want
to revert that eventually.

hdl.ast: fix shape calculation for *.

This was carried over from Migen, and is wrong there too.
Counterexample: 1'sd-1 * 4'sd-4 = 4'sd-4 (but should be 5'sd4).

back.pysim: fix behavior of initial cycle for sync processes.

The current behavior was introduced in 65702719, which was a wrong
fix for an issue that was actually fixed in 12e04e4e. This commit
effectively reverts 65702719 and 1782b841.

lib.fifo: in FIFOInterface.read(), check readable on the right cycle.

compat.genlib.fifo: adjust _FIFOInterface shim to not require fwft=.

lib.fifo: fix typo in AsyncFIFO documentation.

lib.fifo: add AsyncFIFO and AsyncFIFOBuffered.

back.pysim: wake up processes before ever committing any values.

Otherwise, the contract of the simulator to sync processes is not
always fulfilled.

compat.genlib.cdc: add missing import.

compat.genlib.cdc: add GrayCounter and GrayDecoder shims.

lib.coding: add GrayEncoder and GrayDecoder.

Unlike the Migen ones, these are purely combinatorial.