SPARC: Update stats for the call r15 as source change.

SPARC: Adjust the "call" instruction so R15 doesn't get marked as a source.

Regression Tests: Update the output for MESI_CMP_directory
This patch updates the output for regression tests that are carried out on
MESI_CMP_directory protocol. The changes made to the protocol in order to
remove the bugs present result in regression failure for the 60.rubytest.
Since the earlier protocol was incorrect, so we certainly cannot relay on the
earlier reference output. Hence, the update.

Ruby: Fixes MESI CMP directory protocol
The current implementation of MESI CMP directory protocol is broken.
This patch, from Arkaprava Basu, fixes the protocol.

Style checker: Fix a couple bugs in style.py.

inorder: fix RUBY_FS build
the current code was using incorrect dummy instruction in interrupts function

ruby: get rid of ruby's Debug.hh

Get rid of the Debug class
Get rid of ASSERT and use assert
Use DPRINTFR for ProtocolTrace

stats: Add a histogram statistic type

stats: fix stat test from curTick change

stats: fix the distribution stat

style: prevent the style hook from aborting uncleanly because of an exception

style: clean up style hook code a bit

I've renamed the check_whitespace operation to check_style.  You're going to
need to change your .hg/hgrc file.  While you're at it, add a pre-qrefresh
hook please.

Root: Get rid of unnecessary includes in root.cc.

Curtick: Fix mysql.cc build needing curTick.

RefCount: Add a unit test for reference counting pointers.

This test exercises each of the functions in the reference counting pointer
implementation individually (except get()) and verifies they have some
minimially expected behavior. It also checks that reference counted objects
are freed when their usage count goes to 0 in some basic situations,
specifically a pointer being set to NULL and a pointer being deleted.

Replace curTick global variable with accessor functions.
This step makes it easy to replace the accessor functions
(which still access a global variable) with ones that access
per-thread curTick values.

stats: rename StatEvent() function to schedStatEvent().
This follows the style rules and is more descriptive.

sim: clean up CountedDrainEvent slightly.
There's no reason for it to derive from SimLoopExitEvent.
This whole drain thing needs to be redone eventually,
but this is a stopgap to make later changes to
SimLoopExitEvent feasible.

sim: delete unused CheckSwapEvent code.
There's no way to even create one of these anymore.

pseudoinst: get rid of mainEventQueue references.
Avoid direct references to mainEventQueue in pseudo-insts
by indirecting through associated CPU object.
Made exitSimLoop() more flexible to enable some of these.

inorder: replace schedEvent() code with reschedule().
There were several copies of similar functions that looked
like they all replicated reschedule(), so I replaced them
with direct calls.  Keeping this separate from the previous
cset since there may be some subtle functional differences
if the code ever reschedules an event that is scheduled but
not squashed (though none were detected in the regressions).

inorder: get rid of references to mainEventQueue.
Events need to be scheduled on the queue assigned
to the SimObject, not on the global queue (which
should be going away).
Also cleaned up a number of redundant expressions
that made the code unnecessarily verbose.

scons: show sources and targets when building, and colorize output.

I like the brevity of Ali's recent change, but the ambiguity of
sometimes showing the source and sometimes the target is a little
confusing.  This patch makes scons typically list all sources and
all targets for each action, with the common path prefix factored
out for brevity.  It's a little more verbose now but also more
informative.

Somehow Ali talked me into adding colors too, which is a whole
'nother story.

Ruby: Updates MOESI Hammer protocol
This patch changes the manner in which data is copied from L1 to L2 cache in
the implementation of the Hammer's cache coherence protocol. Earlier, data was
copied directly from one cache entry to another. This has been broken in to
two parts. First, the data is copied from the source cache entry to a
transaction buffer entry. Then, data is copied from the transaction buffer
entry to the destination cache entry.

This has been done to maintain the invariant - at any given instant, multiple
caches under a controller are exclusive with respect to each other.

Params: Print the IP components in the right order.

Move sched_list.hh and timebuf.hh from src/base to src/cpu.
These files really aren't general enough to belong in src/base.
This patch doesn't reorder include lines, leaving them unsorted
in many cases, but Nate's magic script will fix that up shortly.

--HG--
rename : src/base/sched_list.hh => src/cpu/sched_list.hh
rename : src/base/timebuf.hh => src/cpu/timebuf.hh

Delete unused files from src/base directory.

Make commenting on close namespace brackets consistent.

Ran all the source files through 'perl -pi' with this script:

s|\s*(};?\s*)?/\*\s*(end\s*)?namespace\s*(\S+)\s*\*/(\s*})?|} // namespace $3|;
s|\s*};?\s*//\s*(end\s*)?namespace\s*(\S+)\s*|} // namespace $2\n|;
s|\s*};?\s*//\s*(\S+)\s*namespace\s*|} // namespace $1\n|;

Also did a little manual editing on some of the arch/*/isa_traits.hh files
and src/SConscript.

RefCount: Fix reference counting pointer == and != with a T* on the left.

These operators were expecting a const T& instead of a const T*, and were not
being picked up and used by gcc in the right places as a result. Apparently no
one used these operators before. A unit test which exposed these problems,
verified the solution, and checks other basic functionality is on the way.

Ruby: Add option for random seed to Ruby.py
This patch adds an option to the script Ruby.py for setting the parameter
m_random_seed used for randomizing delays in the memory system. The option
can be specified as "--random_seed <seed value>".

swig: use <> for system %includes instead of ""

style: make style hook work with pre-qrefresh and update to use new code
clean up the code a little bit while we're at it.

I recommend that everyone adds the pre-qrefresh hook below since it
will make qref run the style hook and not just commit/qpush

[extensions]
style = <m5 path>/util/style.py

[hooks]
pretxncommit.style = python:style.check_whitespace
pre-qrefresh.style = python:style.check_whitespace

PerfectCacheMemory: Add return statements to two functions.
Two functions in src/mem/ruby/system/PerfectCacheMemory.hh, tryCacheAccess()
and cacheProbe(), end with calls to panic(). Both of these functions have
return type other than void. Any file that includes this header file fails
to compile because of the missing return statement. This patch adds dummy
values so as to avoid the compiler warnings.

This patch removes the WARN_* and ERROR_* from src/mem/ruby/common/Debug.hh file. These statements have been replaced with warn(), panic() and fatal() defined in src/base/misc.hh

memtest: delete some crufty dead code

Get rid of unused file src/base/dbl_list.hh

stats: allow stats to be reset even if no objects have been instantiated

importer: fix error message

scons: remove extra dependencies

Style: Replace some tabs with spaces.

Params: Fix a broken error message in verifyIp.

ARM: Take advantage of new PCState syntax.

ARM: Get rid of some unused FP operands.

Merge.

ruby: remove Ruby asserts for m5.fast

This diff is for changing the way ASSERT is handled in Ruby. m5.fast
compiles out the assert statements by using the macro NDEBUG. Ruby uses the
macro RUBY_NO_ASSERT to do so. This macro has been removed and NDEBUG has
been put in its place.

Alpha: Take advantage of new PCState syntax.

MIPS: Take advantage of new PCState syntax.

POWER: Take advantage of new PCState syntax.

SPARC: Take advantage of new PCState syntax.

X86: Take advantage of new PCState syntax.

ISA: Get the parser to support pc state components more elegantly.

Configs: Automatically choose the correct hello world binary.

O3: Allow a store entry to store up to 16 bytes (instead of TheISA::IntReg).

The store queue doesn't need to be ISA specific and architectures can
frequently store more than an int registers worth of data. A 128 bits seems
more common, but even 256 bits may be appropriate. Pretty much anything less
than a cache line size is buildable.

Stats: Fix stats for cumulative flags change.

O3: Support squashing all state after special instruction

For SPARC ASIs are added to the ExtMachInst. If the ASI is changed simply
marking the instruction as Serializing isn't enough beacuse that only
stops rename. This provides a mechanism to squash all the instructions
and refetch them

O3: Make all instructions that write a misc. register not perform the write until commit.

ARM instructions updating cumulative flags (ARM FP exceptions and saturation
flags) are not serialized.

Added aliases for ARM FP exceptions and saturation flags in FPSCR.  Removed
write accesses to the FP condition codes for most ARM VFP instructions: only
VCMP and VCMPE instructions update the FP condition codes.  Removed a potential
cause of seg. faults in the O3 model for NEON memory macro-ops (ARM).

O3: Support SWAP and predicated loads/store in ARM.

ARM: Support switchover with hardware table walkers

ruby: Converted old ruby debug calls to M5 debug calls

This patch developed by Nilay Vaish converts all the old GEMS-style ruby
debug calls to the appropriate M5 debug calls.

IGbE: return 0 on an invalid descriptor size instead of -1.

Asserts where descSize() get called with assert if we end up returning
0.

Copyright: Add AMD copyright to the param changes I just made.

Params: Add parameter types for IP addresses in various forms.

New parameter forms are:
IP address in the format "a.b.c.d" where a-d are from decimal 0 to 255.
IP address with netmask which is an IP followed by "/n" where n is a netmask
length in bits from decimal 0 to 32 or by "/e.f.g.h" where e-h are from
decimal 0 to 255 and which is all 1 bits followed by all 0 bits when
represented in binary. These can also be specified as an integral IP and
netmask passed in separately.
IP address with port which is an IP followed by ":p" where p is a port index
from decimal 0 to 65535. These can also be specified as an integral IP and
port value passed in separately.

X86: Loosen an assert for x86 and connect the APIC ports when caches are used.

X86: Obey the PCD (cache disable) bit in the page tables.

X86: Mark IO space accesses as uncachable.

X86: Remove reserved* from the m5 utility program for x86.

IDE,X86: Fix IDE controller BAR configuration for x86.

random: small comment about our random number generator and its origin

SE: Fix simulating more than 4GB of RAM in SE mode

This change removes some dead code in PhysicalMemory, uses a 64 bit type
for the page pointer in System (instead of 32 bit) and cleans up some style.

SCons: Fix compilation on OS X

SCons: Support building without an ISA

O3: Fix fp destination register flattening, and index offset adjusting.

This change makes O3 flatten floating point destination registers, and also
fixes misc register flattening so that it's correctly repositioned relative to
the resized regions for integer and floating point indices.

It also fixes some overly long lines.

Config: Change misleading "cycle" message to say "tick".

Most of the messages in the config scripts that report a time value already
print "@ tick" followed by the current tick value, but a few were printing
"@ cycle". Since this is a distinction that's frequently confusing to new
users, this changes those message to the more accurate and consistent "@ tick".

Stats: Update the O3 fetch stats for SPARC.

O3: Make O3 support variably lengthed instructions.

O3: reset architetural state by calling clear()

ARM: Add comment about the organization of the IT state register

Regressions: Update regressions for SIMD opclass changes

CPU/ARM: Add SIMD op classes to CPU models and ARM ISA.

ARM: Compile O3 CPU by default

O3: prevent a squash when completeAcc() modifies misc reg through TC.

This happens on ARM instructions when they update the IT state bits.
Code and associated comment was copied from execute() and initiateAcc() methods

ARM: Return an FailUnimp instruction when an unimplemented CP15 register is accessed.

Just panicing in readMiscReg() doesn't work because a speculative access
in the o3 model can end the simulation.

SCons: Cleanup SCons output during compile

ARM: Update regressions for CLCD and KMI additions

ARM: Add a Keyboard Mouse Interface controller

ARM: Implement a CLCD Frame buffer

ARM: Add support for GDB on ARM

--HG--
rename : src/arch/alpha/remote_gdb.cc => src/arch/arm/remote_gdb.cc

ARM: Make utility.hh meet style guidelines

ARM: Add support for a dumb IDE controller

ARM: Cache the misc regs at the TLB to limit readMiscReg() calls.

ARM: Add support for switching CPUs

ARM: Use the correct delete operator for RFE

ARM: Fix SRS instruction to micro-code memory operation and register update.

Previously the SRS instruction attempted to writeback in initiateAcc() which
worked until a recent change, but was incorrect.

CPU: Fix bug when a split transaction is issued to a faster cache

In the case of a split transaction and a cache that is faster than a CPU we
could get two responses before next_tick expires. Add an event that is
scheduled in this case and return false rather than asserting.

ARM: Do something predictable for an UNPREDICTABLE branch.

Params: Fix an off by one error and a misleading comment.

SimObject: Add a comment near clear_child that it's unlikely to be called.

SPARC: Clean up some historical style issues.

Update EIO regressions for last set of patches

scons: Work around for old versions of scons mistaking strings for sequences.