build: remove edif support

gen/fhdl/verilog: remove asic_syntax and expose reg_initialization, dummy_signal and blocking_assign

soc/interconnect/stream/SyncFIFO: expose fifo level

soc/integration/cpu_interface: add bases, constants and memories output to csv files

soc/cores/uart: add UARTWishboneBridgeDriver software

soc/interconnect/stream: add Cast and others small fixes

soc/integration/builder: only copy Makefiles when not using symlinks

soc/cores: remove liteeth_mini and use liteeth

add TODOs

fix soc/integration/soc_core.py

soc/interconnect: add stream_sim

soc/interconnect: rename packet to stream_packet

doc: update logo

for now use our fork of migen (to be able to simulate our designs)

litex/gen: reintegrate migen with modifications to be able to simulate with vpi until all missing features of the new simulator are implemented

soc/interconnect/stream: add BufferizeEndpoints

soc/interconnect/stream: add Pipeline

soc/interconnect/stream: reintroduce params

soc/interconnect: add packet

soc/interconnect: add wishbonebridge and uart bridge

soc/interconnect/stream: reintroduce PipelinedActor/Buffer

soc/integration/soc_core: add support for SoCs without CPU

README: update

boards/targets: remove papilio_pro/pipistrello

soc/integration/builder: add use_symlinks parameter and desactivate symlinks by default

On windows machines, console need to be run as Administrator to create symlinks which is bit painful.

boards/targets/sim: add ethernet support

soc/cores/liteeth_mini: add phy model for verilator simulation

soc/cores: reintroduce liteeth_mini (until we switch to liteeth)

doc: add logo

add LICENSE, update copyrights, add Migen install instructions

soc/software/bios/sdram: split memtest and allow external #define of memtest sizes

avoid forking migen, we will add custom modules in litex/gen but will use upstream migen for common modules

soc: merge with misoc 3fcc4f116c3292020cb811d179e45ae45990101b

changes:
-software/bios: remove dataflow
-cores/identifier: replace with user-defined string
-interconnect/CSRBankArray: support read-only mappings
-targets: Added Numato Mimas V2 target
-Our libunwind changes were merged upstream.
-wishbone: update TODO
-replace Counter in Converters
-Fix CSRBankArray
-flterm: properly exit on ^C.

boards/targets/sim: get SDRAM working in simulation with sdram/model

soc/software: remove memtest (should be re-written)

soc/sofware: remove libdyld

soc/software: remove libunwind

litex/build/xilinx/programmer: remove UrJTAG and Adept

README: update

litex: get verilator simulation working and add sim target as example

litex: reorganize things, first work working version

import migen in litex/gen

Merge remote-tracking branch 'migen/master'

import misoc in litex/soc

Update .gitignore.

fhdl/verilog: create clock domains in deterministic order

libcompiler_rt: add fixunsdfdi

setup.py: consistent version number

setup.py: fix version number

setup.py: consistent version number

conda: use correct branch

Merge 'new' branch

conda: use correct branch

Merge 'new' branch

integration/builder: add gateware toolchain path command line switch

build: standardize toolchain path setting

build/ise: make method default args consistent across platforms

software/makefiles: remove dependency system, make all always a phony target

targets/pipistrello: add argparse functions consistent with kc705

targets/kc705: export generic argparse code

targets/kc705: make SDRAM controller type configurable

interconnect/wishbone: fix CSRBank init

wishbone: add read/write simulation methods

Revert "conda: try to hack conda into checking out new branch directly"

This reverts commit 1b11b7fa862852e95a80c98bae0de9fe9169560b.

conda: try to hack conda into checking out new branch directly

travis: add dummy script

conda: consistent version numbering

add travis.yml

add conda build scripts

cores/dvi_sampler: fix imports

interconnect/stream: add Converter (needs cleanup)

compiler_rt: add comparesf2

cores/liteeth_mini: adapt all phys to new migen

com/liteethmini/phy: remove use of FlipFlop in MII

cores: fix liteeth

conda: restrict python to 3.5.* explicitly.

conda: put git hash back build string.

conda: also add build number, not just string.

conda: fix build on old conda-build.

conda: restrict python to 3.5.* explicitly.

conda: put git hash back build string.

fhdl/namer: fix object aliasing bug

Merge branch 'new' of github.com:m-labs/migen into new

fhdl/namer: fix object aliasing bug

conda: also add build number, not just string.

travis: upload noarch conda package correctly.

travis: install the package that was just built.

Otherwise, conda will select a newer remote version if available,
even with --use-local.

conda: build migen as noarch.

conda: include hash in commit.

travis: upload noarch conda package correctly.

travis: install the package that was just built.

Otherwise, conda will select a newer remote version if available,
even with --use-local.

travis: workaround for conda noarch bug

conda: build migen as noarch.

conda: include hash in commit.

sim: fix case break

sim: do not use py35 collections.Generator

travis: workaround for conda noarch bug

conda: noarch

sim: truncate case test value

test: fix divider testbench