Prevent double error message

Option to expect no warnings

Add to changelog

No new error if already failing

remove whitespace

Add expect option to logger command

Add new logger pass

abc9: cleanup

Merge pull request #1670 from rodrigomelo9/master

$readmem[hb] file inclusion is now relative to the Verilog file

Merge pull request #1669 from thasti/pyosys-attrs

Make RTLIL attributes accessible via pyosys

Merge pull request #1695 from whitequark/manual-explain-wire-upto-offset

manual: explain RTLIL::Wire::{upto,offset}

manual: explain RTLIL::Wire::{upto,offset}.

Remove unnecessary comma

Merge pull request #1687 from YosysHQ/eddie/fix_ystests

Fix shiftx2mux, fix yosys-tests

techmap: fix shiftx2mux decomposition

Fix misc.abc9.abc9_abc9_luts

xilinx: Add support for LUT RAM on LUT4-based devices.

There are multiple other kinds of RAMs supported on these devices, but
RAM16X1D is the only dual-port one.

Fixes #1549

xilinx: Initial support for LUT4 devices.

Adds support for mapping logic, including LUTs, wide LUTs, and carry
chains.

Fixes #1547

Merge pull request #1685 from dh73/gowin

Removing cells_sim from GoWin bram techmap

Merge pull request #1683 from whitequark/write_verilog-memattrs

write_verilog: dump $mem cell attributes

xilinx: Add block RAM mapping for Virtex 2* and Spartan 3*.

xilinx: Add support for Spartan 3A DSP block RAMs.

Part of #1550

Merge pull request #1684 from YosysHQ/eddie/xilinx_arith_map

Fix/cleanup +/xilinx/arith_map.v

Removing cells_sim.v from bram techmap pass

Fix $lcu -> MUXCY mapping, credit @mwkmwkmwk

Fix/cleanup +/xilinx/arith_map.v

edif: more resilience to mismatched port connection sizes.

Fixes #1653.

write_verilog: dump $mem cell attributes.

The Verilog backend already dumps attributes on RTLIL::Memory objects
but not on `$mem` cells.

Added 'set -e' into tests/memfile/run-test.sh

Also added two checks for situations where the execution must fail.

Signed-off-by: Rodrigo Alejandro Melo <rmelo@inti.gob.ar>

Modified $readmem[hb] to use '\' or '/' according the OS

Signed-off-by: Rodrigo Alejandro Melo <rmelo@inti.gob.ar>

Merge pull request #1682 from YosysHQ/eddie/opt_after_techmap

synth_*: call 'opt -fast' after 'techmap'

synth_*: call 'opt -fast' after 'techmap'

shiftx2mux: fix select out of bounds

Merge pull request #1576 from YosysHQ/eddie/opt_merge_init

opt_merge: discard \init of '$' cells with 'Q' port when merging

Merge pull request #1650 from YosysHQ/eddie/shiftx2mux

techmap LSB-first for compatible $shift/$shiftx cells

abc9_ops: -reintegrate to use derived_type for box_ports

Merge remote-tracking branch 'origin/master' into eddie/shiftx2mux

Merge pull request #1638 from YosysHQ/eddie/fix1631

clk2fflogic: work for bit-level $_DFF_* and $_DFFSR_*

Merge pull request #1661 from YosysHQ/eddie/abc9_required

abc9: add support for required times

remove namespace mention from inheritance information

expose polymorphism through python wrappers

Merge branch 'master' into master

Add opt_lut_ins pass. (#1673)

Merge branch 'master' of https://github.com/YosysHQ/yosys

Solved a conflict into the CHANGELOG

Signed-off-by: Rodrigo Alejandro Melo <rmelo@inti.gob.ar>

Replaced strlen by GetSize into simplify.cc

As recommended in CodingReadme.

Signed-off-by: Rodrigo Alejandro Melo <rmelo@inti.gob.ar>

Merge pull request #1516 from YosysHQ/dave/dotstar

sv: Add support for wildcard port connections (.*)

Update CHANGELOG and README

Signed-off-by: David Shah <dave@ds0.me>

sv: Improve handling of wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

sv: More tests for wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

hierarchy: Correct handling of wildcard port connections with default values

Signed-off-by: David Shah <dave@ds0.me>

sv: Add tests for wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

hierarchy: Resolve SV wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

sv: Add lexing and parsing of .* (wildcard port conns)

Signed-off-by: David Shah <dave@ds0.me>

Removed 'synth' into tests/memfile/run-test.sh

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Added content1.dat into tests/memfile

Modified run-test.sh to use it.

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Merge pull request #1647 from YosysHQ/dave/sprintf

ast: Add support for $sformatf system function

Merge pull request #1657 from YosysHQ/dave/xilinx-dsp-multonly

synth_xilinx: add -dsp-multonly

xilinx: use RAM32M/RAM64M for memories with two read ports

This fixes inefficient LUT RAM usage for memories with one write
and two read ports (commonly used as register files).

Removed a line jump into the CHANGELOG

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Added tests/memfile to 'make test' with an extra testcase

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Added a test for the Memory Content File inclusion using $readmemb

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Fixed a bug in the new feature of $readmem[hb] when an empty string is provided

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

xilinx_dsp: Add multonly scratchpad var to bypass

Signed-off-by: David Shah <dave@ds0.me>

json: remove the 32-bit parameter special case

Before, the rules for encoding parameters in JSON were as follows:

- if the parameter is not a string:

  - if it is exactly 32 bits long and there are no z or x bits, emit it
    as an int
  - otherwise, emit it as a string made of 0/1/x/z characters

- if the parameter is a string:

  - if it contains only 0/1/x/z characters, append a space at the end
    to distinguish it from a non-string
  - otherwise, emit it directly

However, this caused a problem in the json11 parser used in nextpnr:
yosys emits unsigned ints, and nextpnr parses them as signed, using
the value of INT_MIN for values that overflow the signed int range.
This caused destruction of LUT5 initialization values.  Since both
nextpnr and yosys parser can also accept 32-bit parameters in the
same encoding as other widths, let's just remove that special case.
The old behavior is still left behind a `-compat-int` flag, in case
someone relies on it.

Modified the new search for files of $readmem[hb] to be backward compatible

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

$readmem[hb] file inclusion is now relative to the Verilog file

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Merge pull request #1668 from gsomlo/gls-abc9-external

abc9: Fix regression breaking support for use of ABCEXTERNAL

add inheritance for pywrap generators

abc9: restore ability to use ABCEXTERNAL

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #1667 from YosysHQ/clifford/verificnand

Add Verific support for OPER_REDUCE_NAND

Merge pull request #1503 from YosysHQ/eddie/verific_help

`verific` pass to print help message when command syntax error

Merge pull request #1654 from YosysHQ/eddie/sby_fix69

verific: unflatten struct ports

Add Verific support for OPER_REDUCE_NAND

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge branch 'vector_fix' of https://github.com/Kmanfi/yosys

Also some minor fixes to the original PR.

Merge pull request #1662 from YosysHQ/dave/opt-reduce-move-check

opt_reduce: Call check() per run rather than per optimised cell

Merge pull request #1665 from YosysHQ/clifford/edifkeep

Preserve wires with keep attribute in EDIF back-end

Merge pull request #1659 from YosysHQ/clifford/experimental

Add log_experimental() and experimental() API and "yosys -x"

Merge pull request #1510 from pumbor/master

handle anonymous unions to fix #1080

Preserve wires with keep attribute in EDIF back-end

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1559 from YosysHQ/efinix_test_fix

Fix for non-deterministic test

Add "help -all" and "help -celltypes" sanity test

synth_xilinx: cleanup help

synth_xilinx: fix help when no active_design; fixes #1664

xilinx: Add simulation model for DSP48 (Virtex 4).

Merge remote-tracking branch 'origin/master' into eddie/opt_merge_init

Merge pull request #1660 from YosysHQ/eddie/abc9_unpermute_luts

Unpermute LUT ordering for ice40/ecp5/xilinx

Add and use SigSpec::reverse()

Fix unresolved conflict from #1573

Updated test to use assert-max

Improve logging use of experimental features

Signed-off-by: Claire Wolf <clifford@clifford.at>

Merge pull request #1567 from YosysHQ/eddie/sat_init_warning

sat: suppress 'Warning: ignoring initial value on non-register: ...' when init[i] = 1'bx

Merge pull request #1573 from YosysHQ/eddie/xilinx_tristate

synth_xilinx: error out if tristate without '-iopad'

opt_reduce: Call check() per run rather than per optimised cell

Signed-off-by: David Shah <dave@ds0.me>

redirect fuser stderr to /dev/null

Merge pull request #1553 from whitequark/manual-dffx

Document $dffe, $dffsr, $_DFFE_*, $_DFFSR_* cells

abc9_ops: -check for negative arrival/required times

Fix $lut input ordering -- SigSpec(std::initializer_list<>) is backwards

Just like Verilog...

Import tests from #1628

xilinx/ice40/ecp5: undo permuting LUT masks in lut_map

Now done in read_aiger

Merge pull request #1619 from YosysHQ/eddie/abc9_refactor

Refactor `abc9` pass