scons: use code_formatter wherever we can in the build system

code_formatter: make it easier to insert whitespace
a newline by just doing "code()". indent() and dedent() now take a
"count" parameter to indent/dedent multiple levels.

swig: don't override SWIG_name anymore
It doesn't appear to be necessary and it is somewhat odd.  I'm pretty
sure that the package parameter to %module does whatever this might
have been before.  It's necessary in future revisions anyway.

stats: update stats for preceding coherence changes
Because the handling of the E state for multilevel caches
has changed, stats are affected for any non-ruby config
with caches, even uniprocessor simple CPU.

cache: fail SC when invalidated while waiting for bus
Corrects an oversight in cset f97b62be544f.  The fix there only
failed queued SCUpgradeReq packets that encountered an
invalidation, which meant that the upgrade had to reach the L2
cache.  To handle pending requests in the L1 we must similarly
fail StoreCondReq packets too.

mem: fix functional accesses to deal with coherence change
We can't just obliviously return the first valid cache block
we find any more... see comments for details.

cache: coherence protocol enhancements & bug fixes
Allow lower-level caches (e.g., L2 or L3) to pass exclusive
copies to higher levels (e.g., L1).  This eliminates a lot
of unnecessary upgrade transactions on read-write sequences
to non-shared data.

Also some cleanup of MSHR coherence handling and multiple
bug fixes.

ARM: Get rid of the checkFpEnableFault function in ARM.

Alpha: Alpha's mt.hh was including mips header files.

CPU: Get rid of the unused ev5_trap function on the simple and checker CPUs.

config: fixed numa high bit setting bug

config: minor fix to probe filter index setting

ruby: None, not none

X86: Change the copyright holder to AMD.

I accidentally left myself as a placeholder copyright holder on this file when
I checked it in. Copyright should be assigned to AMD.

mem: fix m5.fast compile bug in previous cset

cache: fix a bug in atomic multilevel snoops

memtest: fix/cleanup functional access testing
Don't assert that the response packet is marked as a response
since it won't always be so for functional accesses.

Also cleanup code to refer to functional accesses rather
than "probes" (old terminology), and mention in the
DPRINTF which type of access we're doing.

memtest: scale associativity and mshrs according to config
Use the actual fanouts in the tree specification to scale
cache associativity and mshrs instead of dumb constants.

CPU: Print out traces for faluting inst when the flag ExecFaulting is set

ARM: Support unaligned memory access.

Without this flag set, page-crossing requests were not split into two mem
request.

Depending on the alignment bit in the SCTLR, misaligned access could
raise a fault. However it seems unnecessary to implement that.

ARM: Seperate the queues of L1 and L2 walker states.

ARM: Adding a bogus fault that does nothing.
This fault can used to flush the pipe, not including the faulting instruction.

The particular case I needed this was for a self-modifying code. It needed to
drain the store queue and force the following instruction to refetch from
icache. DCCMVAC cp15 mcr instruction is modified to raise this fault.

ARM: Remove ALPHA KSeg functions.

These were erronously copied years ago into the ARM directory.

ARM: Limited implementation of dprintk.

Does not work with vfp arguments or arguments passed on the stack.

ARM: Fixed register flattening logic (FP_Base_DepTag was set too low)

When decoding a srs instruction, invalid mode encoding returns invalid instruction.
This can happen when garbage instructions are fetched from mispredicted path

ARM: Make VMSR, RFE PC/LR etc non speculative, and serializing

ARM: Update regression tests for ldr/str microcode changes.

ARM: Use fewer micro-ops for register update loads if possible.

Allow some loads that update the base register to use just two micro-ops. three
micro-ops are only used if the destination register matches the offset register
or the PC is the destination regsiter. If the PC is updated it needs to be
the last micro-op otherwise O3 will mispredict.

ARM: Set the high bits in the part number so it's considered new by some code.

ARM: Fix VFP enabled checks for mem instructions

ARM: Seperate out the renamable bits in the FPSCR.

ARM: Eliminate some unused enums.

ARM: Fix type comparison warnings in Neon.

ARM: Implement CPACR register and return Undefined Instruction when FP access is disabled.

ARM: Implement all ARM SIMD instructions.

ARM: Expand the mode checking utility functions.

inUserMode now can take either a threadcontext or a CPSR value directly. If
given a thread context it just extracts the CPSR and calls the other version.
An inPrivelegedMode function was also implemented which just returns the
opposite of inUserMode.

Tracing: Fix trace so 'Predicated False' doesn't show up

mem: fix dumb typo in copyrights

config: changed ruby config file names to be consistent

config: remove ruby's requirement on the timing cmd line param

Since ruby only works in timing mode, explicitly requiring the timing cmd line
param to be specified is not necessary.

config: fixed ruby dma device connections

testers: move testers to a new directory

This patch moves the testers to a new subdirectory under src/cpu and includes
the necessary fixes to work with latest m5 initialization patches.

--HG--
rename : configs/example/determ_test.py => configs/example/ruby_direct_test.py
rename : src/cpu/directedtest/DirectedGenerator.cc => src/cpu/testers/directedtest/DirectedGenerator.cc
rename : src/cpu/directedtest/DirectedGenerator.hh => src/cpu/testers/directedtest/DirectedGenerator.hh
rename : src/cpu/directedtest/InvalidateGenerator.cc => src/cpu/testers/directedtest/InvalidateGenerator.cc
rename : src/cpu/directedtest/InvalidateGenerator.hh => src/cpu/testers/directedtest/InvalidateGenerator.hh
rename : src/cpu/directedtest/RubyDirectedTester.cc => src/cpu/testers/directedtest/RubyDirectedTester.cc
rename : src/cpu/directedtest/RubyDirectedTester.hh => src/cpu/testers/directedtest/RubyDirectedTester.hh
rename : src/cpu/directedtest/RubyDirectedTester.py => src/cpu/testers/directedtest/RubyDirectedTester.py
rename : src/cpu/directedtest/SConscript => src/cpu/testers/directedtest/SConscript
rename : src/cpu/directedtest/SeriesRequestGenerator.cc => src/cpu/testers/directedtest/SeriesRequestGenerator.cc
rename : src/cpu/directedtest/SeriesRequestGenerator.hh => src/cpu/testers/directedtest/SeriesRequestGenerator.hh
rename : src/cpu/memtest/MemTest.py => src/cpu/testers/memtest/MemTest.py
rename : src/cpu/memtest/SConscript => src/cpu/testers/memtest/SConscript
rename : src/cpu/memtest/memtest.cc => src/cpu/testers/memtest/memtest.cc
rename : src/cpu/memtest/memtest.hh => src/cpu/testers/memtest/memtest.hh
rename : src/cpu/rubytest/Check.cc => src/cpu/testers/rubytest/Check.cc
rename : src/cpu/rubytest/Check.hh => src/cpu/testers/rubytest/Check.hh
rename : src/cpu/rubytest/CheckTable.cc => src/cpu/testers/rubytest/CheckTable.cc
rename : src/cpu/rubytest/CheckTable.hh => src/cpu/testers/rubytest/CheckTable.hh
rename : src/cpu/rubytest/RubyTester.cc => src/cpu/testers/rubytest/RubyTester.cc
rename : src/cpu/rubytest/RubyTester.hh => src/cpu/testers/rubytest/RubyTester.hh
rename : src/cpu/rubytest/RubyTester.py => src/cpu/testers/rubytest/RubyTester.py
rename : src/cpu/rubytest/SConscript => src/cpu/testers/rubytest/SConscript

MOESI_hammer: fixed bug for dma reads in single cpu systems

Faults: Get rid of some commented out code in sim/faults.hh.

X86: Create a directory for files that define register indexes.

This is to help tidy up arch/x86. These files should not be used external to
the ISA.

--HG--
rename : src/arch/x86/apicregs.hh => src/arch/x86/regs/apic.hh
rename : src/arch/x86/floatregs.hh => src/arch/x86/regs/float.hh
rename : src/arch/x86/intregs.hh => src/arch/x86/regs/int.hh
rename : src/arch/x86/miscregs.hh => src/arch/x86/regs/misc.hh
rename : src/arch/x86/segmentregs.hh => src/arch/x86/regs/segment.hh

Power: Get rid of unused checkFpEnableFault.

This function was brought in from another ISA and doesn't actually do anything
or get used.

ISA: Get rid of old, unused utility functions cluttering up the ISAs.

X86: Get rid of the flagless microop constructor.

This will reduce clutter in the source and hopefully speed up compilation.

X86: Make the TLB fault instead of panic when something is unmapped in SE mode.

The fault object, if invoked, would then panic. This is a bit less direct, but
it means speculative execution won't panic the simulator.

X86: Make the x86 ExtMachInst serializable with (UN)SERIALIZE_SCALAR.

--HG--
rename : src/arch/x86/types.hh => src/arch/x86/types.cc

X86: Define a noop ExtMachInst.

X86: Mark serializing macroops and regular instructions as such.

X86: Add a .serializing directive that makes a macroop serializing.

This directive really just tells the macroop to set IsSerializing and
IsSerializeAfter on its final microop.

X86: Consolidate extra microop flags into one parameter.

This single parameter replaces the collection of bools that set up various
flavors of microops. A flag parameter also allows other flags to be set like
the serialize before/after flags, etc., without having to change the
constructor.

CPU: Make the constants for StaticInst flags visible outside the class.

BUILD: GCC 4.4.1/2 have a bug in their auto-vectorizer that we trip on

ALPHA: The previous O3 patch causes a slight stats change with fullsys.

O3: Skipping mem-order violation check for uncachable loads.
Uncachable load is not executed until it reaches the head of the ROB,
hence cannot cause one.

ARM: Improve printing of uop disassembly.

ARM: Clean up flattening for SPSR adding

ARM: Implement DBG instruction that doesn't do much for now.

MEM: Make CLREX a first class request operation and clear locks in caches when it in received

ARM: Make sure that software prefetch instructions can't change the state of the TLB

ARM: Don't write tracedata on writes, it might have been freed already.

ARM: Implement CLREX init/complete acc methods

ARM: Fix Uncachable TLB requests and decoding of xn bit

Devices: Allow a device to specify that a request is uncachable.

ARM: For non-cachable accesses set the UNCACHABLE flag

ARM: Implement DSB, DMB, ISB

ARM: Get SCTLR TE bit from reset SCTLR

ARM: Implement CLREX

ARM: BX instruction can be contitional if last instruction in a IT block

Branches are allowed to be the last instuction in an IT block. Before it was
assumed that they could not. So Branches in thumb2 were Uncond.

CPU: Print out flatten-out register index as with IntRegs/FloatRegs traceflag

CPU: Make Exec trace to print predication result (if false) for memory instructions

ARM: mark msr/mrs instructions as SerializeBefore/After
Since miscellaneous registers bypass wakeup logic, force serialization
to resolve data dependencies through them
* * *
ARM: adding non-speculative/serialize flags for instructions change CPSR

O3: Handle loads when the destination is the PC.
For loads that PC is the destination, check if the load
was mispredicted again when the value being loaded returns from memory

ARM/O3: store the result of the predicate evaluation in DynInst or Threadstate.
THis allows the CPU to handle predicated-false instructions accordingly.
This particular patch makes loads that are predicated-false to be sent
straight to the commit stage directly, not waiting for return of the data
that was never requested since it was predicated-false.

ARM: adding genMachineCheckFault() stub for ARM that doesn't panic

ARM: DFSR status value for sync external data abort is expected to be 0x8 in ARMv7

ARM: Temporary local variables can't conflict with isa parser operands.
PC is an operand, so we can't have a temp called PC

ARM: Exclusive accesses must be double word aligned

ARM: Add some registers for big loads/stores to support neon.

ARM: Decode neon memory instructions.

ARM: Clean up the ISA desc portion of the ARM memory instructions.

Loader: Don't insert symbols into the symbol table that begin wiht '$'.

ARM: We don't currently support ThumbEE exceptions, so don't report that we do

ARM: Change how the AMBA device ID checking is done to make it more generic

ARM: Add configuration for Linux/Full System

ARM: Add system for ARM/Linux and bootstrapping

ARM: Add I/O devices for booting linux

--HG--
rename : src/dev/arm/Versatile.py => src/dev/arm/RealView.py
rename : src/dev/arm/versatile.cc => src/dev/arm/realview.cc
rename : src/dev/arm/versatile.hh => src/dev/arm/realview.hh

ARM: Implement some more misc registers

ARM: Fix an un-initialized variable bug

Loader: Use address mask provided to load*Symbols when loading the symbols from the symbol table.

Loader: Make the load address mask be a parameter of the system rather than a constant.

This allows one two different OS requirements for the same ISA to be handled.
Some OSes are compiled for a virtual address and need to be loaded into physical
memory that starts at address 0, while other bare metal tools generate
images that start at address 0.

ARM: Finish the timing translation when taking a fault.

ARM: Use a stl queue for the table walker state

CPU: Set a default value when readBytes faults.

This was being done in read(), but if readBytes was called directly it
wouldn't happen. Also, instead of setting the memory blob being read to -1
which would (I believe) require using memset with -1 as a parameter, this now
uses bzero. It's hoped that it's more specialized behavior will make it
slightly faster.

Compiler: Fixes for GCC 4.5.

BASE: Fix genrand to generate both 0s and 1s when max equals one.
previously was only generating 0s.

stats: Fix off-by-one error in distributions.

bkt size isn't evenly divisible by max-min and it would round down,
it's possible to sample a distribution and have no place to put the sample.
When this case occured the simulator would assert.