kernel: guard include of signal.h more precisely.

Upgrading to WASI SDK 11.0 caused the WASM build to fail because WASM
does not have signals. (Arguably Yosys was broken even before, it was
just broken silently.)

Merge pull request #2151 from whitequark/cxxrtl-fix-rzext

cxxrtl: fix rzext()

Merge pull request #2145 from whitequark/cxxrtl-splitnets

cxxrtl: handle multipart signals

Merge pull request #2152 from whitequark/cxxrtl-always-inline

cxxrtl: always inline internal cells and slice/concat operations

cxxrtl: always inline internal cells and slice/concat operations.

This can result in massive reduction in runtime, up to 50% depending
on workload. Currently people are using `-mllvm -inline-threshold=`
as a workaround (with clang++), but this solution is more portable.

cxxrtl: fix rzext().

This was a correctness issue, but one of the consequences is that it
resulted in jumps in generated machine code where there should have
been none. As a side effect of fixing the bug, Minerva SoC became 10%
faster.

Merge pull request #2150 from whitequark/cxxrtl-elide-pmux

cxxrtl: elide $pmux cells

cxxrtl: elide $pmux cells.

On Minerva, this improves runtime by around 10%, mostly by ensuring
that the logic driving FFs is packed into edge conditionals.

Merge pull request #2149 from whitequark/cxxrtl-unbuffer-outputs

cxxrtl: unbuffer output wires of toplevel module

cxxrtl: annotate port direction as comments.

cxxrtl: unbuffer output wires of toplevel module.

Without unbuffering output wires of, at least, toplevel modules, it
is not possible to have most designs that rely on IO via toplevel
ports (as opposed to using exclusively blackboxes) converge within
one delta cycle. That seriously impairs the performance of CXXRTL.

This commit avoids unbuffering outputs of all modules solely so that
in future, CXXRTL could gain fully separate compilation, and not for
any present technical reason.

cxxrtl: simplify unbuffering of input wires.

This also fixes an edge case with (*keep*) input ports.

cxxrtl: handle multipart signals.

This avoids losing design visibility when using the `splitnets` pass.

intel_alm: fix DFFE matching

cxxrtl: expose RTLIL::{Wire,Memory}->start_offset in debug info.

Merge pull request #2141 from whitequark/cxxrtl-cxx11

cxxrtl: various compiler compatibility fixes

Merge pull request #2140 from whitequark/cxxrtl-aliases

cxxrtl: disambiguate values/wires and their aliases in debug info

cxxrtl: restore C++11 compatibility.

This is necessary to be able to build CXXRTL models via yosys-config.

cxxrtl: fix a few gcc warnings.

Fix formatting. NFC.

cxxrtl: disambiguate values/wires and their aliases in debug info.

With this change, it is easier to see which signals carry state (only
wire<>s appear as `reg` in VCD files) and to construct a minimal
checkpoint (CXXRTL_WIRE debug items represent the canonical smallest
set of state required to fully reconstruct the simulation).

Merge pull request #2134 from whitequark/cxxrtl-opt-debug

cxxrtl: introduce -Og optimization level

Merge pull request #2131 from YosysHQ/claire/preserveffs

Do not optimize away FFs in "prep" and Verific front-end

Merge pull request #2139 from YosysHQ/verific_missing_memory

verific - detect missing memory to prevent crash.

verific - detect missing memory to prevent crash.

cxxrtl: allow unbuffering without localizing.

Although logically two separate steps, these were treated as one for
historic reasons. Splitting the two makes it possible to have designs
that are only 2× slower than fastest possible (and are without extra
delta cycles) that allow probing all public wires.

cxxrtl: order -On levels as localize, elide instead of the reverse.

Historically, elision was implemented before localization, so levels
with elision are lower than corresponding levels with localization.
This is unfortunate for two reasons:
  1. Elision is a logical subset of localization, since it equals to
     not giving a name to a temporary.
  2. "Localize" currently actually means "unbuffer and localize",
     and it would be useful to split those steps (at least for
     public wires) for improved design visibility.

Fix tests/opt/opt_rmdff

This only passed before because "prep" was also running opt_rmdff

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Drive-by modernization in sat.cc

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

cxxrtl: factor out -noproc/-noflatten from -O.

Although these options can be thought of as optimizations, they are
essentially orthogonal to the core of -O, which is managing signal
buffering and scope. Going from -O4 to -O2 means going from limited
to complete design visibility, yet in both cases proc and flatten
are desirable.

Merge pull request #2112 from YosysHQ/claire/fix2040

Add latch detection for use_case_method in part-select write

Do not optimize away FFs in "prep" and Verific fron-end

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #2128 from whitequark/flatten-processes

flatten: accept processes

Merge pull request #2130 from whitequark/cxxrtl-fix-split_by

cxxrtl: fix two buggy split_by functions

cxxrtl: fix two buggy split_by functions.

flatten: accept processes.

RTLIL: add Module::addProcess, use it in Module::cloneInto. NFC.

Merge pull request #2126 from whitequark/cxxrtl-non-ext-logic-ops

cxxrtl: ignore cell input signedness when it is irrelevant

Merge pull request #2125 from whitequark/cxxrtl-fix-namespace

cxxrtl: add missing namespace

cxxrtl: ignore cell input signedness when it is irrelevant.

Before this commit, Verilog expressions like `x && 1` would result in
references to `logic_and_us` in generated CXXRTL code, which would
not compile. After this commit, since cells like that actually behave
the same regardless of signedness attributes, the signedness is
ignored, which also reduces the template instantiation pressure.

cxxrtl: add missing namespace.

Fixes #2124.

Merge pull request #2107 from whitequark/flatten-hdlname

flatten: preserve original object names

cxxrtl: fix format of hdlnames.

The CXXRTL code that handled the `hdlname` attribute implemented
outdated semantics.

flatten: preserve original object names via hdlname attribute.

flatten: only prepend $flatten once per wire.

RTLIL: use {get,set}_string_attribute in {get,set}_strpool_attribute.

The only difference in behavior is that this removes the attribute
when the pool becomes empty.

Merge pull request #2120 from whitequark/flatten-hygiene

flatten: make hygienic

flatten: make hygienic.

Before this commit, `flatten` matched the template objects with
the newly created objects solely by their name. Because of this,
it could be confused by code such as:

    module bar();
      $dff a();
    endmodule

    module foo();
      bar b();
      $dff \b.a ();
    endmodule

After this commit, `flatten` avoids every possible case of name
collision.

Fixes #2106.

Merge pull request #2121 from whitequark/cxxrtl-debug-aliases

cxxrtl: improve design visibility

cxxrtl: don't check immutable values for changes in VCD writer.

This commit changes the VCD writer such that for all signals that
have `debug_item.type == VALUE && debug_item.next == nullptr`, it
would only sample the value once.

Commit f2d7a187 added more debug information by including constant
wires, and decreased the performance of VCD writer proportionally
because the constant wires were still repeatedly sampled; this commit
eliminates the performance hit.

cxxrtl: emit debug information for constant wires.

Constant wires can represent a significant chunk of the design in
generic designs or after optimization. Emitting them in VCD files
significantly improves usability because gtkwave removes all traces
that are not present in the VCD file after reload, and iterative
development suffers if switching a varying signal to a constant
disrupts the workflow.

cxxrtl: track aliases in VCD writer.

This commit changes the VCD writer such that for all signals that
share `debug_item.curr`, it would only emit a single VCD identifier,
and sample the value once.

Commit 9b39c6f7 added redundancy to debug information by including
alias wires, and increased the size of VCD files proportionally; this
commit eliminates the redundancy from VCD files so that their size
is the same as before.

cxxrtl: emit debug information for alias wires.

Alias wires can represent a significant chunk of the design in highly
hierarchical designs; in Minerva SRAM, there are 273 member wires and
527 alias wires. Showing them in every hierarchy level significantly
improves usability.

Merge pull request #2085 from rswarbrick/select

Silence warning in select.cc and pass some more args by ref

Merge pull request #2089 from rswarbrick/modports

Simplify a modport check in hierarchy.cc

Merge pull request #2105 from whitequark/split-flatten-off-techmap

Split `flatten` from `techmap` and simplify it

Merge pull request #2117 from PeterCrozier/struct_array

Support packed arrays in struct/union.

Merge pull request #2119 from YosysHQ/mwk/fix-fsm-idstring

fsm_extract: avoid calling log_signal to determine wire name

cxxrtl: add missing installs of include files.

cxxrtl: fix typo in comment. NFC.

cxxrtl: minor debug-related improvements.

fsm_extract: avoid calling log_signal to determine wire name

log_signal can result in a string with spaces (when bit selection is
involved), which breaks the rule of IdString not containing whitespace.
Instead, remove the sigspec from the name entirely — given that the
resulting wire will have no users, it will be removed later anyway,
so its name doesn't really matter.

Fixes #2118

Merge pull request #2116 from whitequark/cxxrtl-vcd

cxxrtl: add a VCD writer using debug information

Support packed arrays in struct/union.

cxxrtl: rename cxxrtl.cc→cxxrtl_backend.cc.

To avoid confusion with the C++ source files that are a part of
the simulation itself and not a part of Yosys build.

cxxrtl: add a C API for writing VCD dumps.

This C API is fully featured.

cxxrtl: only write VCD values that were actually updated.

On a representative design (Minerva SoC) this reduces VCD file size
by ~20× and runtime by ~3×.

cxxrtl: add a VCD writer using debug information.

Merge pull request #2115 from whitequark/cxxrtl-introspection

cxxrtl: add debug information to the C++ API, and add introspection via a new C API

cxxrtl: add a C API for driving and introspecting designs.

Compared to the C++ API, the C API currently has two limitations:
  1. Memories cannot be updated in a race-free way.
  2. Black boxes cannot be implemented in C.

cxxrtl: generate debug information for non-localized public wires.

Debug information describes values, wires, and memories with a simple
C-compatible layout. It can be emitted on demand into a map, which
has no runtime cost when it is unused, and allows late bound designs.

The `hdlname` attribute is used as the lookup key such that original
names, as emitted by the frontend, can be used for debugging and
introspection.

Merge pull request #2110 from BracketMaster/master

MacOS has even stricter stack limits in catalina.

Merge pull request #2113 from whitequark/cxxrtl-fix-sshr

cxxrtl: fix implementation of $sshr cell

Merge pull request #2109 from nakengelhardt/btor_internal_names

btor backend: make not printing internal names default

cxxrtl: fix implementation of $sshr cell.

Fixes #2111.

Add latch detection for use_case_method in part-select write, fixes #2040

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

more reasonable numbers for memory

Add missing .gitignore file

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

MacOS has even stricter stack limits in catalina.

Invoking sby in macOS Catalina fails because of bizarre stack limits in Catalina.

Merge pull request #2041 from PeterCrozier/struct

Implementation of  SV structs.

Merge pull request #2099 from Xiretza/manual-include-path

Use in-tree include directory in manual build

Add codeowners file (#2098)

Merge pull request #2077 from YosysHQ/eddie/abc9_dff_improve

abc9: -dff improvements

btor backend: make not printing internal names default

Add printf format attributes to btorf/infof helper functions

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #2108 from nakengelhardt/btor_internal_names

btor backend: add option to not include internal names

flatten: clean up log messages.

flatten: topologically sort modules.

btor backend: add option to not include internal names

Merge pull request #2006 from jersey99/signed-in-rtlil-wire

Preserve 'signed'-ness of a verilog wire through RTLIL

Merge pull request #2070 from hackfin/master

Pyosys API: idict type handling

Merge pull request #2082 from YosysHQ/eddie/abc9_scc_fixes

abc9: fixes around handling combinatorial loops

flatten: simplify.

`flatten` cannot derive modules in most cases because that would just
yield processes, and it does not support `-autoproc`; in practice
`flatten` has to be preceded by a call to `hierarchy`, which makes
deriving unnecessary.

flatten: simplify. NFC.

Remove redundant sigmaps.

flatten: simplify.

Flattening does not benefit from topologically sorting cells within
a module when processing them.

flatten: simplify. NFC.

Flatten is non-recursive and doesn't need to keep track of handled
cells.

flatten: simplify. NFC.

Flattening always does "non-recursive" mapping.

flatten: simplify. NFC.

The `celltypeMap` always maps `x` to `{x}`.

flatten: simplify. NFC.

The `design` and `map` designs are always the same when flattening.

RTLIL: factor out RTLIL::Module::addMemory. NFC.