pass jny: added connection output

(cherry picked from commit 58e2870261c74682025c878af02fb5edf3139369)

pass jny: added filter options for including connections, attributes, and properties

(cherry picked from commit 167206f2f53ef7bf1aa2b0ee85bfa94930486617)

pass jny: large chunk of refactoring to make the JSON output more pretty and the internals less of a spaghetti nightmare

(cherry picked from commit 587f31b9a3d4ba458520d3a6241469ee87568df5)

metadata -> jny: migrated to the proper name for the pass

(cherry picked from commit 0e20619189db03ce61379010eb54306033f89fea)

pass metadata: added the machinery to write param and attributes

(cherry picked from commit bdf14557ca3a25b10b6300a76d974d95988ebdf4)

pass metadata: removed superfluous `stringf` calls

(cherry picked from commit 1876ed21e704a8c4c384981560659da1fc248d1b)

pass metadata: some more rough work on dumping the parameters and attributes

(cherry picked from commit ca03fbdc6d156a58a77e3b075d5a9a65964a683d)

pass metadata: fixed the MetadataWriter object initializer so GCC 4.8 is happy

(cherry picked from commit 6a90b42c480a44296d7363577c50dbd578724625)

pass metadata: added the output of parameters,

it's kinda dumb at the moment and needs parsing based on type but it's a start

(cherry picked from commit 7a275567df5231673cb8832bb6e97e0aaa2b82d8)

pass metadata: fixed some of the output formatting

(cherry picked from commit d8b85e124783b55f414ccfd0513211daa8a94cdb)

pass metadata: initial commit of the metadata pass for exporting design metadata for yosys assisted tooling

(cherry picked from commit f6bb238051a9f77e6fda902bcf0c8310426d3ff1)

ecp5: Do not use specify in generate in cells_sim.v.

(cherry picked from commit d0f4d0b153572ddee5f19831f40b9c40eb480db0)

Release version 0.13

Update CHANGELOG

Bump version

sv: auto add nosync to certain always_comb local vars

If a local variable is always assigned before it is used, then adding
nosync prevents latches from being needlessly generated.

sv: fix size cast internal expression extension

Bump version

logger: fix unmatched expected warnings and errors

- Prevent unmatched expected error patterns from self-matching
- Prevent infinite recursion on unmatched expected warnings
- Always print the error message for unmatched error patterns
- Add test coverage for all unmatched message types
- Add test coverage for excess matched logs and warnings

opt_dff: fix sequence point copy paste bug

Newer GCCs emit the following warning for opt_dff:

    passes/opt/opt_dff.cc:560:17: warning: operation on ‘ff.Yosys::FfData::has_clk’ may be undefined [-Wsequence-point]
      560 |      ff.has_clk = ff.has_ce = ff.has_clk = false;
          |      ~~~~~~~~~~~^~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

Which is correct: the order of whether the read or write of has_clk
occurs first is undefined since there is no sequence point between them.

This is almost certainly just a typo/copy paste error and objectively
wrong, so just fix it.

Signed-off-by: Austin Seipp <aseipp@pobox.com>

manual: Fix cell-stmt order

Signed-off-by: gatecat <gatecat@ds0.me>

Bump version

fix iverilog compatibility for new case expr tests

fixup verilog doubleslash test

- add generated doubleslash.v to .gitignore
- ensure backend verilog can be read again

sv: fix size cast clipping expression width

Update manual

Bump version

Merge pull request #3127 from whitequark/cxxrtl-no-reset-elided

cxxrtl: don't reset elided wires with \init attribute

cxxrtl: don't reset elided wires with \init attribute.

Bump version

intel_alm: disable 256x40 M10K mode

This BRAM mode uses both address ports, making it effectively single-port.
Since memory_bram can't presently map to single-port memories, remove it.

Bump version

memory_share: Fix SAT-based sharing for wide ports.

Fixes #3117.

Bump version

fix width detection of array querying function in case and case item expressions

I also removed the unnecessary shadowing of `width_hint` and `sign_hint`
in the corresponding case in `simplify()`.

Bump version

Merge pull request #3115 from whitequark/issue-3112

cxxrtl: demote wires not inlinable only in debug_eval to locals

Merge pull request #3114 from whitequark/issue-3113

bugpoint: avoid infinite loop between -connections and -wires

preprocessor: do not destroy double slash escaped identifiers

The preprocessor currently destroys double slash containing escaped
identifiers (for example \a//b ). This is due to next_token trying to
convert single line comments (//) into /* */ comments. This then leads
to an unintuitive error message like this:
ERROR: syntax error, unexpected '*'

This patch fixes the error by recognizing escaped identifiers and
returning them as single token. It also adds a testcase.

cxxrtl: demote wires not inlinable only in debug_eval to locals.

Fixes #3112.

Co-authored-by: Irides <irides@irides.network>

bugpoint: avoid infinite loop between -connections and -wires.

Fixes #3113.

Bump version

Merge pull request #3111 from whitequark/issue-3110

Fix null pointer dereference after failing to extract DFF from memory

Hotfix for run_shell auto-detection

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Fix null pointer dereference after failing to extract DFF from memory.

Fixes #3110.

Bump version

Merge pull request #3108 from YosysHQ/claire/verificdefs

Add YOSYS to the implicitly defined verilog macros in verific

Add YOSYS to the implicitly defined verilog macros in verific

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

Add clean_zerowidth pass, use it for Verilog output.

This should remove instances of zero-width sigspecs in the netlist,
avoiding problems in the Verilog backend with emitting them.

See #3103.

Merge pull request #3105 from whitequark/cxxrtl-reset-memories-2

cxxrtl: preserve interior memory pointers across reset

Bump version

Fix unused param warning with ENABLE_NDEBUG.

rtlil: Dump empty connections when whole module is selected.

Without this, empty connections will be always skipped by `dump`, since
they contain no selected wires.  This makes debugging rather confusing.

cxxrtl: preserve interior memory pointers across reset.

Before this commit, values, wires, and memories with an initializer
were value-initialized in emitted C++ code. After this commit, all
values, wires, and memories are default-initialized, and the default
constructor of generated modules calls the reset() method, which
assigns the members that have an initializer.

Merge pull request #3103 from whitequark/write_verilog-more-zero-width-values

write_verilog: dump zero width sigspecs correctly

cxxrtl: use unique_ptr<value<>[]> to store memory contents.

This makes the depth properly immutable.

write_verilog: dump zero width sigspecs correctly.

Before this commit, zero width sigspecs were dumped as "" (empty
string). Unfortunately, 1364-2005 5.2.3.3 indicates that an empty
string is equivalent to "\0", and is 8 bits wide, so that's wrong.

After this commit, a replication operation with a count of zero is
used instead, which is explicitly permitted per 1364-2005 5.1.14,
and is defined to have size zero. (Its operand has to have a non-zero
size for it to be legal, though.)

PR #1203 has addressed this issue before, but in an incomplete way.

Bump version

Merge pull request #3102 from YosysHQ/claire/enumxz

Fix verific import of enum values with x and/or z

Fix verific import of enum values with x and/or z

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Merge pull request #3097 from YosysHQ/modport

If direction NONE use that from first bit

Update verific.cc

Ad-hoc fixes/improvements

Merge pull request #3099 from YosysHQ/claire/readargs

Use "read" command to parse HDL files from Yosys command-line

Fix the tests we just broke

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Added "yosys -r <topmodule>"

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Use "read" command to parse HDL files from Yosys command-line

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

opt_mem_priority: Fix non-ascii char in help message.

This is a fixed version of #3072.

If direction NONE use that from first bit

Bump version

Next dev cycle

Release version 0.12

Update manual

Add gitignore for gatemate

Make sure cell names are unique for wide operators

Bump version

Update CHANGELOG and CODEOWNERS

Bump version

intel_alm: preliminary Arria V support

sta: very crude static timing analysis pass

Co-authored-by: Eddie Hung <eddie@fpgeh.com>

Bump version

Merge pull request #3080 from YosysHQ/micko/init_wire

Give initial wire unique ID, fixes #2914

Give initial wire unique ID, fixes #2914

Bump version

Support parameters using struct as a wiretype (#3050)

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Bump version

synth_gatemate Revert cascade A/B port  mixup

synth_gatemate: Remove iob_map invokation

synth_gatemate: Add block RAM cascade support

* add simulation model for block RAM cascade in 40K mode
* limit 20K_SDP and 40K_SDP to 40 and 80 bits (the only useful configurations)

synth_gatemate: Remove obsolete iob_map

synth_gatemate: Update pass

* remove `write_edif` and `write_blif` options
* remove redundant `abc` call before muxcover
* update style

synth_gatemate: Remove specify blocks

synth_gatemate: Remove gatemate_bramopt pass

synth_gatemate: Apply new test practice with assert-max

synth_gatemate: Fix fsm test

synth_gatemate: Revise block RAM read modes and initialization

* enable mixed read-width / write-width ports in SDP mode
* fix NO_CHANGE and WRITE_THROUGH behavior during read access
* remove redundant zero-initialization
* set A/B_WE bit during map (gatemate_bramopt pass could be removed later)
* differentiate "upper" and "lower" initialization for cascade mode

synth_gatemate: Remove unsupported FF initialization

synth_gatemate: Rename multiplier factor parameters

synth_gatemate: Registers are uninitialized